[實用新型]傳感器單體和電子設備

有效

• 申請號: 202320209835.2
• 申請日: 2023-02-13
• 公開（公告）號: CN219416226U
• 公開（公告）日: 2023-07-25
• 發明（設計）人: 孫延娥;端木魯玉;閆文明
• 申請（專利權）人: 歌爾微電子股份有限公司
• 主分類號: G01D5/16
• 分類號: G01D5/16;G01D5/24
• 代理公司: 深圳市世紀恒程知識產權代理事務所 44287
• 代理人: 趙燕燕

本實用新型公開一種傳感器單體和電子設備。其中，傳感器單體包括基板、ASIC芯片以及抗干擾芯片，ASIC芯片連接于基板并具有信號輸出端；抗干擾芯片包括若干對端口，每對端口包括與信號輸出端電連接的抗干擾輸入端和與基板電連接的抗干擾輸出端，每對抗干擾輸入端與抗干擾輸出端之間串聯有電阻和/或電容。本實用新型技術方案通過設置抗干擾芯片，抗干擾芯片的每對端口的抗干擾輸入端與抗干擾輸出端之間串聯有電阻和/或電容，抗干擾輸入端與信號輸出端電連接，抗干擾輸出端與基板電連接，則使得傳感器具有較高的抗干擾效果，且抗干擾的電路未直接設在基板上，則能避免因蝕刻參數的波動導致埋阻值波動較大或因壓合參數的波動導致埋容層出現短路的風險。

技術領域

本實用新型涉及電子技術領域，特別涉及一種傳感器單體和應用該傳感器單體的電子設備。

背景技術

隨著科技的發展，越來越多的手機、手環等只能設備中設有大量的傳感器。但由于傳感器芯片的設計缺陷，傳感器在使用過程中或多或少會受到系統的干擾，如射頻干擾、電源紋波干擾、靜電擊穿等。傳統的解決方案是在傳感器的基板上直接進行抗干擾設計，如在供電電源端口、信號傳輸端口增加埋容/埋阻設計，進而增強傳感器芯片輸出信號的抗干擾能力。但是在基板上進行埋容/埋阻設計有一些弊端，如，因蝕刻參數的波動會導致埋阻值波動較大，因壓合參數的波動會導致埋容層出現為短路等。

實用新型內容

本實用新型的主要目的是提出一種傳感器單體，旨在改善因在基板上直接增加埋容/埋阻設計時容易導致埋阻值波動較大或埋容層出現短路的問題。

為實現上述目的，本實用新型提出的傳感器單體，包括基板、ASIC芯片以及抗干擾芯片，所述ASIC芯片連接于所述基板，所述ASIC芯片具有信號輸出端；所述抗干擾芯片包括若干對端口，每對所述端口包括抗干擾輸入端和抗干擾輸出端，且每對所述端口的所述抗干擾輸入端與所述抗干擾輸出端之間還串聯有電阻和/或電容；所述抗干擾輸入端與所述信號輸出端電連接，所述抗干擾輸出端與所述基板電連接。

可選地，所述抗干擾芯片設于所述基板外，所述ASIC芯片設于所述基板外或者所述基板的內部。

可選地，所述抗干擾芯片設于所述基板的內部，所述ASIC芯片設于所述基板外或者所述基板的內部。

可選地，所述抗干擾芯片設于靠近所述ASIC芯片的所述信號輸出端的一側設置，且所述抗干擾輸入端靠近所述信號輸出端。

可選地，所述端口設有至少兩對，各對所述端口的所述抗干擾輸入端與所述抗干擾輸出端之間均連接有電阻和電容；或者各對所述端口的所述抗干擾輸入端與所述抗干擾輸出端之間均僅連接有電阻；或者各對所述端口之間均僅連接有電容。

可選地，所述端口設有至少兩對，至少其中一對所述端口的所述抗干擾輸入端與所述抗干擾輸出端之間均連接有電阻和電容，且至少其中另一對所述端口的所述抗干擾輸入端與所述抗干擾輸出端之間僅連接有電阻或電容；

或者，至少其中一對所述端口之間僅連接有電阻，至少其中另一對所述端口之間僅連接有電容。

可選地，所述傳感器單體還包括外殼，所述外殼固定連接于所述基板并與所述基板共同圍合形成封裝空間。

可選地，所述外殼與所述基板焊接。

可選地，所述傳感器單體還包括MEMS芯片，所述MEMS芯片位于所述封裝空間內并連接于基板，所述ASIC芯片還具有信號輸入端，所述MEMS芯片與所述信號輸入端電連接。

本實用新型還提出一種電子設備，包括上述的傳感器單體。