[發明專利]基于氧化物二維電子氣晶體管的3D DRAM陣列及其制備方法

在審

• 申請號: 202310437227.1
• 申請日: 2023-04-23
• 公開（公告）號: CN116419567A
• 公開（公告）日: 2023-07-11
• 發明（設計）人: 祝心怡;朱顥;孫清清
• 申請（專利權）人: 復旦大學
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 北京得信知識產權代理有限公司 11511
• 代理人: 孟海娟

本發明公開一種基于氧化物二維電子氣晶體管的3D?DRAM陣列及其制備方法。該方法包括以下步驟：形成以氧化物異質薄膜界面的二維電子氣為溝道的氧化物二維電子氣晶體管；將兩個氧化物二維電子氣晶體管分別作為寫晶體管和讀晶體管，互連形成2T0C?DRAM單元；利用低K介質實現DRAM陣列的層間隔離，然后重復單層DRAM器件的工藝步驟進行DRAM陣列的堆疊；通過接觸孔引出晶體管電極，通過通孔連接各層DRAM陣列的布線層，為堆疊的各層DRAM陣列提供電氣連接，獲得基于氧化物二維電子氣晶體管的3D?DRAM陣列。

技術領域

本發明涉及半導體技術領域，具體涉及一種基于氧化物二維電子氣晶體管的3DDRAM陣列及其制備方法。

背景技術

隨著半導體行業的小型化、集成化趨勢，由于工藝、成本、泄漏、電容、刷新和傳感裕度等方面的挑戰，DRAM存儲單元在制程上的突破正在逐漸放緩。因此我們迫切需要材料和結構方面的突破，而將2D的平面DRAM逐漸轉向3D堆疊架構。

高帶寬存儲器作為代表性的3D?DRAM主要是通過硅通孔(TSV)技術進行芯片堆疊，但這種3D的封裝技術大大提高了成本與工藝復雜性。另一方面，由于存儲電容的高深寬比使得DRAM很高難以分層堆疊，人們考慮將DRAM單元進行90度翻轉并共享圖案化，從而實現單片堆疊并簡化了制造工藝。但是對存儲電容器的需求仍舊限制了3D?DRAM的可擴展性。

發明內容

為了解決上述問題，本發明公開一種基于氧化物二維電子氣晶體管的3DDRAM陣列制備方法，其特征在于，包括以下步驟：形成以氧化物異質薄膜界面的二維電子氣為溝道的氧化物二維電子氣晶體管；將兩個氧化物二維電子氣晶體管分別作為寫晶體管和讀晶體管，互連形成2T0C?DRAM單元；利用低K介質實現DRAM陣列的層間隔離，然后重復單層DRAM器件的工藝步驟進行DRAM陣列的堆疊；通過接觸孔引出晶體管電極，通過通孔連接各層DRAM陣列的布線層，為堆疊的各層DRAM陣列提供電氣連接，獲得基于氧化物二維電子氣晶體管的3D?DRAM陣列。

本發明各基于氧化物二維電子氣晶體管的3D?DRAM陣列制備方法中，優選為，制備氧化物二維電子氣晶體管包括以下步驟：在襯底上形成底層氧化物薄膜；在所述底層氧化物薄膜兩側的襯底上形成源極和漏極，并使其部分覆蓋所述底層氧化物薄膜；形成頂層氧化物薄膜，使其覆蓋底層氧化物薄膜表面，其中，頂層氧化物薄膜與底層氧化物薄膜在界面處形成二維電子氣溝道；金屬柵，形成在源極和漏極之間的頂層氧化物薄膜上。

本發明的基于氧化物二維電子氣晶體管的3D?DRAM陣列制備方法中，優選為，2T0CDRAM單元中，寫晶體管的源極連接讀晶體管的柵極，讀晶體管的柵極氧化物電容作為存儲電容，通過其充放電寫入邏輯“1”和“0”，在讀寫操作過程中，通過監測讀晶體管的漏極電流間接評估存儲節點的變化；寫晶體管的柵極連接到寫字線，漏極的連接到寫位線，讀晶體管的源極連接讀字線，漏極連接讀位線。

本發明的氧化物二維電子氣晶體管制備方法中，優選為，所述底層氧化物薄膜為TiO₂、ZnO、In₂O₃、WO₃或Ga₂O₃。

本發明的氧化物二維電子氣晶體管制備方法中，優選為，所述頂層氧化物薄膜為Al₂O₃。

本發明還公開一種基于氧化物二維電子氣晶體管的3D?DRAM陣列，由多層DRAM陣列以低K介質為層間隔離堆疊而成，通過接觸孔引出晶體管電極，通過通孔連接各層DRAM陣列的布線層，為堆疊的各層DRAM陣列提供電氣連接，單層DRAM陣列由無電容2T0C?DRAM單元構成；無電容2T0CDRAM單元由分別作為寫晶體管和讀晶體管的兩個氧化物二維電子氣晶體管無電容互連而成；其中，氧化物二維電子氣晶體管以氧化物異質薄膜界面的二維電子氣為溝道。