[發明專利]一種基于FPGA的高效數據轉發方法

在審

• 申請號: 202310302025.6
• 申請日: 2023-03-27
• 公開（公告）號: CN116303172A
• 公開（公告）日: 2023-06-23
• 發明（設計）人: 郭世近;孫海飚;楊俊;謝洪波
• 申請（專利權）人: 陜西歐瑞克電子科技有限公司
• 主分類號: G06F13/28
• 分類號: G06F13/28;G06F15/78
• 代理公司: 西安邦易知識產權代理事務所(普通合伙) 61307
• 代理人: 馬騰飛

本發明公開了一種基于FPGA的高效數據轉發方法，其特征在于：包括，步驟S1、將該裝置進行通電，進一步的軟核開始配置DMA控制器和各協議處理單元；步驟S2、等待軟核數據中斷，進一步的進行檢測，當檢測到幀頭或者包頭時觸發aurora中斷，當軟核收到中斷時流程進一步轉移到步驟S3。通過FPGA實現了儲存器中數據的傳輸問題，通過處理器軟核對FPGA預處理模塊上的各協議處理單元、DMA控制器以及脈沖壓縮單元等進行配置重構，從而可在極短的時間適配不同格式的數據進行傳輸，并按照要求進行轉發處理，且具有較好的靈活性和可靠性；通過軟核應用、數據流驅動、顆粒模塊控制、中斷響應機制，可以提高該方法的響應速度和傳輸效率。

技術領域

本發明涉及FPGA技術領域，具體為一種基于FPGA的高效數據轉發方法。

背景技術

數據傳輸是數據在信道上傳送所采取的方式。若按數據傳輸的順序可以分為并行傳輸和串行傳輸；若按數據傳輸的同步方式可分為同步傳輸和異步傳輸；若按數據傳輸的流向和時間關系可以分為單工、半雙工和全雙工數據傳輸。

中國專利網公開了一種基于FPGA的高效數據緩沖方法，公開號為CN106776374B，包括將檢測合格的數據和幀頭地址分離存儲，數據存儲于第一存儲單元，幀頭地址存儲于第二存儲單元，第二存儲單元將存儲信息提供給CPU，CPU可以根據自身負荷選擇性獲取幀頭地址對應的數據，從而實現FPGA緩沖區的動態分配，提高FPGA緩沖區的利用率，在FPGA緩沖區中存儲多幀完整的數據，進而使CPU有選擇的獲取數據，避免CPU對無效數據的讀取導致數據緩沖效率低下的問題。

該方法雖然安裝有監測單元與選取模塊但是該方法，并不能夠對儲存單元內部數據傳輸速度進行提升。因此，我們提出了一種基于FPGA的高效數據轉發方法。

發明內容

(一)解決的技術問題

針對現有技術的不足，本發明提供了一種基于FPGA的高效數據轉發方法，具備在系統中數據儲存模塊之間數據傳輸快等優點，解決了不能夠對儲存單元內部數據傳輸速度進行提升的問題。

(二)技術方案

為實現上述在系統中數據儲存模塊之間數據傳輸快的目的，本發明提供如下技術方案：

FPGA預處理模塊，FPGA預處理模塊上配置有多個協議處理單元、DMA控制器以及脈沖壓縮單元，各協議處理單元用于從其對應的配置在FPGA上的接口接收其他設備發送來的數據，并通過DMA控制器與配置在FPGA預處理模塊上的存儲器及所述脈沖壓縮單元進行數據交互，各所述協議處理單元、所述脈沖壓縮單元及所述DMA控制器均設置有對其進行參數配置的參數配置寄存器組；

處理器軟核，通過AXI高速總線與FPGA預處理模塊的各所述參數配置寄存器組相連，所述處理器軟核包括：數據存儲重構單元，用于對FPGA預處理模塊的DMA控制器及脈沖壓縮單元的參數配置，從而完成對接收的數據進行脈壓及分發處理，形成數據包；

數據轉發單元，用于對各所述協議處理單元進行參數配置，從而完成不同數據包向各數據處理器的轉發，實現FPGA與各個處理器、接口的之間數據接收與分發。

優選的，協議處理單元包括SRIO協議處理單元，ARUORA協議處理單元，SRIO協議處理單元用于控制FPGA與外部的記錄儀光纖、各雷達數據處理器之間的數據交互，ARUORA協議處理單元用于控制FPGA與外部的AD光纖之間的數據交互，各協議處理單元及脈沖壓縮單元的參數配置寄存器組與所述處理器軟核通過第一AXI總線交換機進行通信。

優選的，DMA控制器包括多個，各所述DMA控制器與所述處理器軟核通過第二AXI總線交換機進行通信，DMA(DirectMemoryAccess)控制器是一種在系統內部轉移數據的獨特外設，可以將其視為一種能夠通過一組專用總線將內部和外部存儲器與每個具有DMA能力的外設連接起來的控制器。