[發明專利]芯片封裝結構及其制作方法

在審

• 申請號: 202310152832.4
• 申請日: 2023-02-22
• 公開（公告）號: CN116031217A
• 公開（公告）日: 2023-04-28
• 發明（設計）人: 李瀚宇
• 申請（專利權）人: 蘇州晶方半導體科技股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/485;H01L23/488;H01L23/00;H01L21/50;H01L21/56;H01L21/60
• 代理公司: 蘇州威世朋知識產權代理事務所(普通合伙) 32235
• 代理人: 沈曉敏

本發明揭示了一種芯片封裝結構及其制作方法，包括：芯片，具有設置有焊盤的下表面和與下表面相背的上表面，芯片上表面相對焊盤位置處設置第一凹槽，第一凹槽暴露出焊盤上表面；第一絕緣層，設置于芯片上表面側和第一凹槽的側表面；第一金屬層，設置于第一絕緣層表面，并延伸覆蓋至焊盤上表面；第二絕緣層，設置于第一金屬層表面，第二絕緣層部分區域設置第二凹槽，第二凹槽暴露出第一金屬層；焊接凸起，設置于第二凹槽內，焊接凸起通過第一金屬層與焊盤電性連接。本發明于第一金屬層上表面設置第二絕緣層，在能夠保護第一金屬層、防止金屬遷移的情況下，減小封裝結構的應力，提高封裝產品的信耐性，同時提高封裝結構的散熱能力。

技術領域

本發明涉及半導體封裝技術領域，尤其涉及一種芯片封裝結構及其制作方法。

背景技術

現代社會發展迅速，在傳感器領域對分辨率的要求越來越高，摩爾定律數據屢次被刷新。堆棧式CIS(CMOS?image?sensor，CMOS圖像傳感器)由80nm級別發展到60nm級別，甚至40nm級別。CIS的線路分布越來越薄、間距越來越小，對于封裝而言，堆棧芯片的焊盤結構分布有多層，厚度在100nm左右，很薄且很脆弱。

現有技術中，在芯片的封裝過程中會產生應力，第一，緩沖層會對芯片焊盤產生應力，在冷熱環境沖擊之下，容易造成焊盤破裂；第二，封裝結構中的金屬層主要材質包含Ni金屬，Ni本身應力較大，也很容易造成焊盤破裂。

發明內容

本發明的目的在于提供一種芯片封裝結構，以減小封裝過程中的應力問題，提高信耐性。

為實現上述發明目的，本發明提供一種芯片封裝結構，包括：

芯片，所述芯片具有設置有焊盤的下表面和與所述下表面相背的上表面，所述芯片上表面相對所述焊盤位置處設置第一凹槽，所述第一凹槽暴露出所述焊盤上表面；

第一絕緣層，所述第一絕緣層設置于所述芯片上表面側和所述第一凹槽的側表面；

第一金屬層，所述第一金屬層設置于所述第一絕緣層表面，并延伸覆蓋至所述焊盤上表面；

第二絕緣層，所述第二絕緣層設置于所述第一金屬層表面，所述第二絕緣層部分區域設置第二凹槽，所述第二凹槽暴露出所述第一金屬層；

焊接凸起，所述焊接凸起設置于所述第二凹槽內，所述焊接凸起通過所述第一金屬層與所述焊盤電性連接。

作為本發明一實施方式的進一步改進，所述第一金屬層材料為Al和/或Cu。

作為本發明一實施方式的進一步改進，所述第一絕緣層和所述第一金屬層之間部分區域處還設置緩沖層，所述緩沖層設置于所述第二凹槽正下方。

作為本發明一實施方式的進一步改進，所述緩沖層截面面積大于所述第二凹槽的截面面積。

作為本發明一實施方式的進一步改進，所述焊接凸起和所述第一金屬層之間還設置第二金屬層，所述第二金屬層為Ni、Au、Pd中的一種材料或幾種材料的合金，所述第二金屬層厚度為1～2μm。

作為本發明一實施方式的進一步改進，所述第一絕緣層和所述第二絕緣層材料為SiO₂和/或Si₃N₄。

本發明還提供一種芯片封裝結構的制作方法，包括步驟：

提供芯片，所述芯片具有設置有焊盤的下表面和與所述下表面相背的上表面，于所述芯片上表面相對所述焊盤位置處形成第一凹槽，使得所述第一凹槽暴露出所述焊盤上表面；

于所述芯片上表面側和所述第一凹槽的側表面形成第一絕緣層；

于所述第一絕緣層表面形成第一金屬層，并將所述第一金屬層延伸至所述焊盤上表面；

于所述第一金屬層表面形成第二絕緣層；