[發(fā)明專利]一種基于CMOS芯片的待機(jī)喚醒振蕩電路及電器設(shè)備在審
| 申請?zhí)枺?/td> | 202310048928.6 | 申請日： | 2023-02-01 |
| 公開（公告）號： | CN115987274A | 公開（公告）日： | 2023-04-18 |
| 發(fā)明（設(shè)計）人： | 張夢龍;羅東向;汪煒喆 | 申請（專利權(quán)）人： | 華南師范大學(xué) |
| 主分類號： | H03L3/00 | 分類號： | H03L3/00;H03B5/12;H03K23/00 |
| 代理公司： | 深圳市創(chuàng)富知識產(chǎn)權(quán)代理有限公司 44367 | 代理人： | 梁嘉朗 |
| 地址： | 516000 廣東*** | 國省代碼： | 廣東;44 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 基于 cmos 芯片 待機(jī) 喚醒 振蕩 電路 電器設(shè)備 | ||
1.一種基于CMOS芯片的待機(jī)喚醒振蕩電路，其特征在于，包括待機(jī)喚醒電路、分頻電路、變壓器電路、整流管電路和放大器電路，其中，所述待機(jī)喚醒電路與放大器電路連接，所述放大器電路與整流管電路連接，所述整流管電路與分頻電路連接，所述分頻電路與變壓器電路連接：
所述待機(jī)喚醒電路包括LC振蕩器回路和電流鏡回路；
所述電流鏡回路用于對輸入信號進(jìn)行縮放處理，所述LC振蕩器回路用于對縮放后的輸入信號進(jìn)行振蕩處理，輸出655.4MHz高頻正弦交流信號；
所述放大器電路用于對待機(jī)喚醒電路的高頻正弦交流信號進(jìn)行放大處理；
所述整流管電路用于對放大后的高頻正弦交流信號進(jìn)行整流處理；
所述分頻電路包括二分頻回路與五分頻回路；
所述分頻電路將整流后的高頻正弦交流信號進(jìn)行分頻處理，輸出32.77KHz低頻振蕩信號，同時將模擬正弦信號轉(zhuǎn)化為數(shù)字方波信號；
所述變壓器電路用于根據(jù)低頻振蕩信號將輔助供電電壓轉(zhuǎn)換成工作電壓并用于電子負(fù)載裝置的處理芯片。
2.根據(jù)權(quán)利要求1所述一種基于CMOS芯片的待機(jī)喚醒振蕩電路，其特征在于，所述LC振蕩器回路和電流鏡回路包括PMOS晶體管M1、NMOS晶體管M2、NMOS晶體管M3、NMOS晶體管M4、NMOS晶體管M5、電容C1和電感L1，其中，所述PMOS晶體管M1、NMOS晶體管M2和NMOS晶體管M3組成電流鏡回路，NMOS晶體管M4、NMOS晶體管M5、電容C1和電感L1組成LC振蕩器回路。
3.根據(jù)權(quán)利要求2所述一種基于CMOS芯片的待機(jī)喚醒振蕩電路，其特征在于，在電流鏡回路中，所述PMOS晶體管M1的柵極與輸入信號連接，所述PMOS晶體管M1的漏極與高電平連接，所述PMOS晶體管M1的源極、NMOS晶體管M2的漏極、NMOS晶體管M2的柵極和NMOS晶體管M3的柵極相連，所述NMOS晶體管M2的源極與NMOS晶體管M3的源極接地。
4.根據(jù)權(quán)利要求3所述一種基于CMOS芯片的待機(jī)喚醒振蕩電路，其特征在于，在LC振蕩器回路中，所述NMOS晶體管M4的源極、NMOS晶體管M5的源極和電流鏡回路中的NMOS晶體管M3的漏極相連，所述NMOS晶體管M4的柵極、NMOS晶體管M5的漏極、電容C1的第一端和電感L1的第一端相連，所述NMOS晶體管M4的漏極、NMOS晶體管M5的柵極、電容C1的第二端和電感L1的第二端相連。
5.根據(jù)權(quán)利要求1所述一種基于CMOS芯片的待機(jī)喚醒振蕩電路，其特征在于，所述二分頻回路與五分頻回路包括與非門U1、與非門U2、與非門U3、與非門U4、與非門U5、與非門U6、或非門B1、或非門B2、非門C1、非門C2、觸發(fā)器D1、觸發(fā)器D2、觸發(fā)器D3和觸發(fā)器D4，其中，所述非門U1、與非門U2、與非門U3、與非門U4、與非門U5和與非門U6組成二分頻回路，所述或非門B1、或非門B2、非門C1、非門C2、觸發(fā)器D1、觸發(fā)器D2、觸發(fā)器D3和觸發(fā)器D4組成五分頻回路。
6.根據(jù)權(quán)利要求5所述一種基于CMOS芯片的待機(jī)喚醒振蕩電路，其特征在于，在二分頻回路中，所述與非門U1的第一輸入端、與非門U3的輸出端和與非門U5的第二輸入端相連，所述與非門U1的第二輸入端、與非門U2的第二輸入端、與非門U4的第一輸入端、與非門U5的第一輸入端和與非門U6的第三輸入端相連并接高電平，所述與非門U1的第三輸入端與D端連接，所述與非門U1的輸出端、與非門U3的第二輸入端和與非門U2的第一輸入端相連，所述與非門U3的第一輸入端與與非門U4的第三輸入端連接并接Clock時鐘信號，所述與非門U3的第三輸入端、與非門U4的輸出端、與非門U2的第三輸入端和與非門U6的第二輸入端相連，所述與非門U5的第三輸入端與與非門U6的輸出端連接并接Q端，所述與非門U5的輸出端與與非門U6的第一輸入端連接并接端，所述與非門U2的輸出端與與非門U4的第二輸入端連接。
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