[發(fā)明專利]高效的多線程并行計算處理器數據緩存的設計方法和裝置

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• 申請?zhí)枺?/td>: 202310023812.7
• 申請日: 2023-01-09
• 公開（公告）號: CN116302111A
• 公開（公告）日: 2023-06-23
• 發(fā)明（設計）人: 鐘偉;王文捷;陳千里
• 申請（專利權）人: 深圳中微電科技有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F9/48
• 代理公司: 深圳市添源創(chuàng)鑫知識產權代理有限公司 44855
• 代理人: 朱麗萍

1.一種高效的多線程并行計算處理器數據緩存的設計方法，其特征在于，包括以下步驟：

步驟1，線程的劃分步驟；每個時鐘周期把多個線程按數據地址劃分到不同bank上，然后同時發(fā)送多個線程的LS指令及其線程ID到數據緩存處理步驟；

步驟2，數據緩存處理步驟；先進行TAG比對，看線程是否能命中，如果線程命中的話，緩存下個時鐘周期同時返回多個線程的數據，如果線程不全命中的話，則將不命中的信號分別發(fā)送到線程的劃分步驟和線程管理步驟進行處理，隨后把沒有命中的訪問地址及其線程ID壓入MISS?FIFO中，處理MISS?FIFO中的每個地址，處理完畢后喚醒對應的線程；

步驟3，線程管理步驟；根據步驟2的不命中信號對同時鐘周期對應的線程進行切換，把時鐘周期對應的線程都切換出硬件流水線，同時把滿足執(zhí)行條件的待處理線程切換到硬件執(zhí)行。

2.根據權利要求1所述的設計方法，其特征在于，在所述步驟1中，如果各線程的訪問地址不能劃分到不同bank的話，則需要額外的時鐘周期去處理bank?conflict，該額外時鐘周期對并行數據處理器不可見。

3.根據權利要求1所述的設計方法，其特征在于，在所述步驟2中，還包括：

步驟20，先進行TAG比對，看線程是否能命中，如果線程都命中的話，則同時鐘周期寫入線程的數據，或下一個時鐘周期返回線程的所有訪問數據；如果不全命中的話，則同時鐘周期發(fā)送不命中信號到線程的劃分步驟和線程管理步驟進行處理，隨后會把沒有命中的訪問地址及其線程ID都壓入MISS?FIFO中去，等待并處理相應緩存請求；

步驟21，從MISS?FIFO中讀出相應的信息，然后從外部DDR中請求回相應的Cache?line數據，如果數據緩存中有空閑entry的話，則直接更新數據緩存，若緩存都有有效數據的話，按照RoundRobin的規(guī)律找出下一個entry，如果數據需要回寫，先執(zhí)行回寫操作，之后再更新數據緩存。

4.根據權利要求3所述的設計方法，其特征在于，在所述步驟20中，TAG的組織不進行bank劃分，直接全相連設計，且最小容量不小于并行數據處理器支持的硬件多線程的總線程數。

5.根據權利要求3所述的設計方法，其特征在于，在所述步驟21中，當數據更新回緩存時或者MISS?FIFO讀出來的請求在之前其它線程的請求中剛好已處理，會發(fā)送信號到步驟3，告知其對應的線程所需要的數據已準備好，該線程可以重新切換回準備狀態(tài)。

6.一種高效的多線程并行計算處理器數據緩存的設計裝置，其特征在于，包括：

LS存儲單元(1)：用于每個時鐘周期把多個線程按數據地址劃分到不同bank上，然后同時發(fā)送多個線程的LS指令及其線程ID給數據緩存單元(2)；

數據緩存單元(2)：用于進行TAG比對，看線程是否能命中；如果線程命中的話，緩存下個時鐘周期同時返回多個線程的數據，如果線程不全命中的話，則將不命中的信號分別發(fā)送到LS存儲單元(1)和線程管理單元(3)，隨后把沒有命中的訪問地址及其線程ID壓入MISSFIFO中，處理MISS?FIFO中的每個地址，處理完畢后喚醒對應的線程；

線程管理單元(3)：用于根據數據緩存單元(2)的不命中信號對同時鐘周期對應的線程進行切換，即把時鐘周期對應的線程都切換出硬件流水線，同時把滿足執(zhí)行條件的待處理線程切換到硬件執(zhí)行。

7.根據權利要求6所述的設計裝置，其特征在于：在所述LS存儲單元(1)中，如果各線程的訪問地址不能劃分到不同bank的話，則需要額外的時鐘周期去處理bank?conflict，該額外時鐘周期對并行數據處理器不可見。