[實用新型]高速采樣電路及包含該高速采樣電路的SerDes接收機、芯片

有效

• 申請號: 202220106587.4
• 申請日: 2022-01-14
• 公開（公告）號: CN216819829U
• 公開（公告）日: 2022-06-24
• 發明（設計）人: 丁浩;劉繼斌;劉培國;黃賢俊;徐延林;劉晨曦;查淞;龔廣偉
• 申請（專利權）人: 中國人民解放軍國防科技大學
• 主分類號: H04B1/16
• 分類號: H04B1/16;H03M1/12
• 代理公司: 長沙國科天河知識產權代理有限公司 43225
• 代理人: 周達

高速采樣電路及包含該高速采樣電路的SerDes接收機、芯片，包括一系列的MOS管，本實用新型將采樣、判決操作分別分配到時鐘低電平和高電平兩個階段內完成，降低了對電路響應速度的要求。同時通過設計預充電電路，抵消寄生電容影響，提升了輸出響應速度。相對傳統StrongArm架構，本實用新型具有輸出負載電容小的優點。

技術領域

本實用新型涉及采樣電路技術領域，具體涉及一種高速采樣電路及包含該高速采樣電路的SerDes接收機、芯片。

背景技術

高速串行接口(Serializer-Deserializer,SerDes)是數據中心的核心器件之一，支撐了5G通信、自動駕駛、遠程醫療等大數據應用場景對高速數據傳輸的要求。接收機位于SerDes的接收端，用于將接收到的高速串行信號轉換為低速并行信號，然后交于后續部分進行數字處理。采樣電路是SerDes接收機的重要組份，用于對接收信號進行采樣、量化。隨著數據傳輸速率不斷提升，采樣電路的時間裕度越來越小，如何提升響應速度，實現快速采樣量化是高速 SerDes接收機需要解決的關鍵問題。

現有采樣電路一般基于StrongArm結構，如圖1所示，MOS管M0在時鐘信號CLK的控制下提供尾電流，MOS管M1和MOS管M2作為輸入對管， M3～M6組成鎖存器，M7/M8為上拉MOS管。該電路的工作原理為：在時鐘信號CLK為低電平時，M7/M8導通，M0截止，輸出端Vop/Von均被上拉至 VDD，此時為重置階段；當CLK為高電平時，M0導通，M7/M8截止。假設 VipVin，那么流經M1的電流大于流經M2的電流，Von端的電壓下降會快于 Vop端，Vop-Von就是放大后的Vip-Vin，此時為采樣階段；隨著Von端的電壓下降，M6逐漸導通導通，一旦M6導通，M6和M4組成的反相器會使Vop 端電壓結束下降而被迅速拉高，M5和M3組成的反相器會繼續拉低Von端電壓，此時為再生階段；最終Vop被上拉至VDD，Von被下拉至地，此時為判決階段。同理若VipVin，最終Vop將被下拉至地，Von被上拉至VDD。可見當輸入VipVin時，輸出VopVon，當VipVin時，輸出VopVon，實現了正確的電平判決。

顯然，在一個時鐘周期內，StrongArm結構只有一半時間處于工作狀態，再加上寄生電容的影響，該電路必須在遠小于一半的時鐘周期內完成采樣、再生和判決。在高速數據率下，將面臨嚴苛的時序裕度。

實用新型內容

針對現有技術存在的上述問題，本實用新型提供了一種高速采樣電路及包含該高速采樣電路的SerDes接收機、芯片，目的是緩解采樣電路緊張的時序裕度。

為實現上述目的，本實用新型采用的技術方案是：

一方面，本實用新型提供一種高速采樣電路，包括：

尾電流電路，用于提供尾電流；

輸入電路，包括MOS管M1和M2，MOS管M1和M2組成輸入對管， MOS管M1的源極和MOS管M2的源極連接，MOS管M1的柵極接輸入Vip 端，MOS管M2的柵極接輸入Vin端；

隔離電路，包括MOS管M3和M4，MOS管M3和M4作為隔離管，MOS 管M3的源極接MOS管M1的漏極，MOS管M4的源極接MOS管M2的漏極，MOS管M3的柵極接MOS管M4的柵極，MOS管M3的漏極接MOS管 M5的漏極，MOS管M4的漏極接MOS管M6的漏極，MOS管M5的柵極接 MOS管M6的柵極，MOS管M5的源極、MOS管M6源極均連接VDD端；

鎖存器電路，MOS管M7、M8、M9、M10、M11組成鎖存器，MOS管 M7的源極、MOS管M9源極均連接VDD端，MOS管M7的柵極連接MOS 管M8的柵極，MOS管M9的柵極連接MOS管M10的柵極，MOS管M7的漏極接MOS管M8的漏極，MOS管M9的漏極接MOS管M10的漏極，MOS 管M8的源極、MOS管M10的源極和MOS管M11的漏極連接，MOS管M11 的柵極接時鐘信號CLK，MOS管M11的源極接地；