[發明專利]一種半導體結構的制備方法及半導體結構在審
| 申請號: | 202211462896.6 | 申請日: | 2022-11-21 |
| 公開(公告)號: | CN115763255A | 公開(公告)日: | 2023-03-07 |
| 發明(設計)人: | 孔真真;任宇輝;張毅文;王桂磊;劉靖雄;李俊峰;羅軍 | 申請(專利權)人: | 中國科學院微電子研究所 |
| 主分類號: | H01L21/336 | 分類號: | H01L21/336;H01L29/78 |
| 代理公司: | 北京蘭亭信通知識產權代理有限公司 11667 | 代理人: | 袁銘廣 |
| 地址: | 100029 *** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 半導體 結構 制備 方法 | ||
1.一種半導體結構的制備方法,其特征在于,包括:
在第一硅襯底上沉積由二氧化硅和氮化硅交替層疊形成的疊層;
從上至下刻蝕所述疊層,以在所述疊層內形成線條溝槽圖案;所述線條溝槽圖案中包含有多個線條溝槽,每個線條溝槽均貫穿所述疊層的上表面和下表面;
在所述線條溝槽圖案中填充鍺硅材料,并在所述疊層的上方形成第一鍺硅層;
在所述第一鍺硅層上方形成二氧化硅層或氮化硅層;
對所述第一硅襯底、疊層、第一鍺硅層及二氧化硅層或氮化硅層進行退火處理,以使所述第一鍺硅層內部產生拉應力;
去除位于所述第一鍺硅層上方的二氧化硅層或氮化硅層。
2.如權利要求1所述的制備方法,其特征在于,所述在第一硅襯底上沉積由二氧化硅和氮化硅交替層疊形成的疊層之前,所述制備方法還包括:
在所述第一硅襯底上生長第二鍺硅層,所述由二氧化硅和氮化硅交替層疊形成的疊層沉淀在所述第二鍺硅層的上方;
且在對所述第一硅襯底、疊層、第一鍺硅層及二氧化硅層或氮化硅層進行退火處理的同時,還對所述第二鍺硅層進行退火處理,以使所述第二鍺硅層內部產生拉應力。
3.如權利要求1所述的制備方法,其特征在于,所述對所述第一硅襯底、疊層、第一鍺硅層及二氧化硅層或氮化硅層進行退火處理,包括:
在300℃~850℃的退火環境下,對所述第一硅襯底、疊層、第一鍺硅層及二氧化硅層或氮化硅層保持退火1min~3h后,完成對所述第一硅襯底、疊層、第一鍺硅層及二氧化硅層或氮化硅層的退火處理。
4.如權利要求1~3任一項所述的制備方法,其特征在于,還包括:
在第二硅襯底上沉積電介質層;
在去除位于所述第一鍺硅層上方的二氧化硅層或氮化硅層之后,將所述第一硅襯底上的所述第一鍺硅層鍵合在所述第二硅襯底的電介質層上;
去除所述第一硅襯底、以及所述第一硅襯底與所述第一鍺硅層之間的材料,并減薄所述第一鍺硅層至設定厚度。
5.如權利要求1所述的制備方法,其特征在于,所述第一鍺硅層的材料為GexSi1-x,其中,0≤x≤1。
6.如權利要求5所述的制備方法,其特征在于,在所述疊層上方的所述第一鍺硅層的厚度在小于閾值厚度時,所述第一鍺硅層中的x為固定值;
在所述疊層上方的所述第一鍺硅層的厚度在不小于閾值厚度時,所述第一鍺硅層中的x為漸變值;此時,x的取值從所述第一鍺硅層與所述疊層的鄰近位置取值為1開始,逐漸減小,并在所述第一鍺硅層的上表面減至最小值min。
7.如權利要求6所述的制備方法,其特征在于,在x為固定值時,0.5≤x<1;
在x為漸變值時,0.5≤min<1。
8.如權利要求1~7任一項所述的制備方法,其特征在于,還包括:
在所述第一鍺硅層上制備背柵場效應晶體管,其中,所述背柵場效應晶體管中的溝道為刻蝕所述第一鍺硅層形成的拉應力鍺硅溝道;或,
在所述第一鍺硅層上制備鰭式場效應晶體管,其中,所述鰭式場效應晶體管中的溝道為刻蝕所述第一鍺硅層形成的拉應力鍺硅溝道;或,
在所述第一鍺硅層上制備全環繞柵極晶體管,其中,所述全環繞柵極晶體管中的溝道為刻蝕所述第一鍺硅層形成的拉應力鍺硅溝道。
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





