[發明專利]一種調整時鐘信號占空比的裝置

在審

• 申請號: 202211253641.9
• 申請日: 2022-10-13
• 公開（公告）號: CN115580266A
• 公開（公告）日: 2023-01-06
• 發明（設計）人: 陸曉來;管健;張志棟;趙頌華
• 申請（專利權）人: 蘇州涌現智能科技有限公司
• 主分類號: H03K3/017
• 分類號: H03K3/017;H03K5/135
• 代理公司: 北京細軟智谷知識產權代理有限責任公司 11471
• 代理人: 趙越

本發明涉及一種調整時鐘信號占空比的裝置，包括：第一信號輸出模塊，用于產生輸出電壓；第一調整模塊，用于調整輸出電壓的時鐘信號的上升沿，以使輸出電壓的時鐘信號的上升沿的傳輸延遲和輸出電壓的時鐘信號的下降沿的傳輸延遲保持一致；第二調整模塊，用于調整輸出電壓的時鐘信號的下降沿，以使輸出電壓的時鐘信號的下降沿的傳輸延遲和輸出電壓時鐘信號的上升沿的傳輸延遲保持一致；第二信號輸出模塊，用于將調整時鐘信號后的輸出電壓進行輸出。本發明提供的技術方案，實現了輸出電壓的時鐘信號的上升沿和下降沿的傳輸延遲保持一致，避免輸出波形占空比畸變，從而產生穩定和占空比恒定的時鐘信號。

技術領域

本發明屬于集成電路技術領域，具體涉及一種調整時鐘信號占空比的裝置。

背景技術

時鐘信號是時序邏輯的基礎，用于決定邏輯單元中的狀態何時更新，是有固定周期并與運行無關的信號量。時鐘信號有固定的時鐘頻率，時鐘頻率是時鐘周期的倒數。在電子尤其是信號的同步數字電路中，時鐘信號是信號的一種特殊信號振蕩之間的高和低的狀態，信號的利用像一個節拍器協調行動的數字電路，數字時鐘信號基本上是方波電壓。

由于實際工藝中PMOS器件和NMOS器件性能不一致，使得在實際工作電路中，時鐘信號的上升沿和下降沿傳輸延遲不一致，從而導致輸出波形占空比畸變。并且，當開關頻率越高，占空比畸變對輸出波形的影響越大，甚至丟失。

發明內容

有鑒于此，本發明的目的在于克服現有技術的不足，提供一種調整時鐘信號占空比的裝置，以解決現有技術中時鐘信號的上升沿和下降沿傳輸延遲不一致，導致輸出波形占空比畸變的問題。

根據本申請實施例的第一方面，提供一種調整時鐘信號占空比的裝置，所述裝置包括：

第一信號輸出模塊，用于產生輸出電壓；

與所述第一信號輸出模塊連接的第一調整模塊，用于調整所述輸出電壓的時鐘信號的上升沿，以使所述輸出電壓的時鐘信號的上升沿的傳輸延遲和所述輸出電壓的時鐘信號的下降沿的傳輸延遲保持一致；

與所述第一信號輸出模塊連接的第二調整模塊，用于調整所述輸出電壓的時鐘信號的下降沿，以使所述輸出電壓的時鐘信號的下降沿的傳輸延遲和所述輸出電壓時鐘信號的上升沿的傳輸延遲保持一致；

分別與所述第一調整模塊和所述第二調整模塊連接的第二信號輸出模塊，用于將調整時鐘信號后的輸出電壓進行輸出。

優選的，所述第一信號輸出模塊，包括：第一鉗位單元，用于提供電源；

第一鉗位單元，用于提供地電位。

優選的，所述第一調整模塊，包括：第一選擇器、第二選擇器和第三選擇器；

所述第一選擇器的第一信號輸入引腳與所述第一鉗位單元的輸出端連接，所述第一選擇器的信號輸出引腳與所述第二選擇器的第一信號輸入引腳連接，所述第二選擇器的信號輸出引腳與所述第三選擇器的第一信號輸入引腳連接；

所述第一選擇器、所述第二選擇器和所述第三選擇器的控制引腳均連接于外部芯片，以使外部芯片分別控制與所述第一選擇器、所述第二選擇器和所述第三選擇器的連通或斷開，調整所述輸出電壓的時鐘信號的上升沿的延遲時間。

優選的，所述第二調整模塊，包括：第四選擇器、第五選擇器和第六選擇器；

所述第四選擇器的第一信號輸入引腳與所述第二鉗位單元的輸出端連接，所述第四選擇器的信號輸出引腳與所述第五選擇器的第一信號輸入引腳連接，所述第五選擇器的信號輸出引腳與所述第六選擇器的第一信號輸入引腳連接；

所述第四選擇器、所述第五選擇器和所述第六選擇器的控制引腳均連接于外部芯片，以使外部芯片分別控制與所述第四選擇器、所述第五選擇器和所述第六選擇器的連通或斷開，調整所述輸出電壓的時鐘信號的下降沿的延遲時間。