[發明專利]一種用于FPGA芯片的裝箱方法

有效

• 申請號: 202211066822.0
• 申請日: 2022-09-01
• 公開（公告）號: CN115392168B
• 公開（公告）日: 2023-07-25
• 發明（設計）人: 余樂;郭寶金;于重重
• 申請（專利權）人: 北京工商大學
• 主分類號: G06F30/343
• 分類號: G06F30/343
• 代理公司: 南京行高知識產權代理有限公司 32404
• 代理人: 趙洪玉

本發明涉及一種用于FPGA芯片的裝箱方法，屬于電子設計自動化技術領域。該方法執行如下步驟：1）歸類特殊原語，將FPGA中的用戶網表中符合特殊原語判定條件的DSP和RAM歸類為特殊原語；2）預處理，將部分原語打包；3）判斷是否有未裝箱分子，若無則結束，若有則下一步；4）通過種子收益模型選擇收益值最大的原語作為種子；5）根據待裝箱Tile與原語之間的連接關系使用不同的裝箱收益模型；6）引腳利用率判斷，若符合要求返回步驟3）。本發明通過特殊原語判定條件，確定了特殊原語的適用條件，既不會因電路中RAM和DSP的比重高，導致周圍原語選擇性少；也不會因電路中加法器比重高，致使原語對電路劃分會影響其吸收原語，造成資源消耗增加。

技術領域

本發明涉及一種用于FPGA芯片的裝箱方法，屬于電子設計自動化技術領域。

背景技術

FPGA芯片上邏輯資源可以被劃分為若干Tile，例如通用邏輯塊(CLB)，塊存儲單元(RAM)以及乘法器(DSP)。每個Tile類型都包含了若干Site，例如CLB下的SLICE。每個Site下還包含多個基本邏輯單元(BLE)。基本邏輯單元中包含邏輯上不可拆分的原語,比如查找表(LUT)、觸發器(FF)。此外，Tile之間通過可配置的開關矩陣和互連線進行連接。

在使用芯片設計電路時，用戶首先用硬件描述語言(HDL)將待實現的電路進行文本化描述。然后，使用電子設計自動化軟件(EDA)對電路進行編譯，最終將電路轉為比特流。最后，比特流對芯片內部的結構進行配置，從而在芯片上實現目標電路功能。FPGA的EDA流程通常包括綜合、裝箱、布局和布線。綜合是將用戶電路轉換為LUT、FF等原語級網表。裝箱將LUT、FF等原語打包成Tile模塊，比如CLB。布局則是將Tile級模塊放置到合適的位置。布線作為最后一步，將Tile模塊通過布線資源連接。裝箱作為綜合后的第一步，其結果影響著布局布線的質量。

早期FPGA的結構較簡單，BLE由LUT與FF組成。針對此結構，BETZ?V在1997年提出了VPACK算法，首先將LUT與FF打包成基本邏輯單元(BLE)，再將BLE打包成CLB。ROSE?J在1999年提出了T-VPACK算法，在VPACK的基礎上加入了時序優化，與VPACK相比，關鍵路徑延時降低了7％，使用的通道數減少了12％。DPPACK在T-VPACK的代價函數中加入了曼哈頓距離，布局布線后比T-VPACK減少了16％的總線長以及8％的關鍵路徑延時。

隨著工藝的進步，FPGA的結構變得復雜，BLE中已經包含了可拆分LUT和可配置的FF，BLE之間加入了多路選擇器以及加法器。針對復雜結構，Luu?J在2014年提出了AAPACK算法，在裝箱之前先進行預裝箱，即先將原語打包成分子，再對分子進行裝箱。RSVPACK算法是Travis?Haroldsen在2016年提出的，針對XILINX?V6架構，拉近了學術界與工業界的距離，但不具有通用性。BETZ?V團隊在2020年的VTR8.0中對AAPACK算法進行了改進，在種子選取、吸引力函數等方面進行了優化。

現代FPGA中不僅包含CLB和IO，還引入了DSP與RAM。隨著DSP、RAM等模塊的引入，用戶設計的電路有了新的特性。這類原語的面積較大，是CLB的幾倍或者幾十倍甚至更高。原語的端口較多且端口之間關聯性較差。

發明內容

本發明要解決的技術問題是：針對DSP和RAM的特性對裝箱算法進行改進，一種用于FPGA芯片的裝箱方法的方法。

為了解決上述技術問題，本發明提出的技術方案是：一種用于FPGA芯片的裝箱方法，執行如下步驟：

1)歸類特殊原語，將FPGA中的用戶網表中符合特殊原語判定條件的DSP和RAM歸類為特殊原語；

所述特殊原語判定條件，