[發明專利]存儲器電路及其操作方法

在審

• 申請號: 202210964081.1
• 申請日: 2022-08-11
• 公開（公告）號: CN115831196A
• 公開（公告）日: 2023-03-21
• 發明（設計）人: 桑吉夫·庫馬爾·甄恩;伊山·凱拉;阿圖爾·卡多奇
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C8/14;G11C16/24
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種存儲器電路，包括：

全局控制電路，被配置為響應于存儲器地址信號和第一時鐘信號生成第一組全局預解碼器信號、第二組全局預解碼器信號和第一組局部地址信號；

第一局部控制電路，耦合到所述全局控制電路，所述第一局部控制電路包括：

第一組中繼器電路，被配置為響應于所述第一組全局預解碼器信號生成第一組局部預解碼器信號，以及響應于所述第二組全局預解碼器信號生成第二組局部預解碼器信號；和

第一時鐘預解碼器電路，耦合到所述全局控制電路，并且被配置為響應于所述第一組局部地址信號和所述第一時鐘信號生成第一組時鐘信號和第二組時鐘信號；以及

第一組字線后解碼器電路，耦合到所述第一時鐘預解碼器電路和所述第一組中繼器電路，并且被配置為響應于所述第一組時鐘信號、所述第一組局部預解碼器信號和所述第二組局部預解碼器信號生成第一組字線信號；以及

第一組存儲器單元，耦合到所述第一組字線后解碼器電路，并且被配置為至少響應于所述第一組字線信號儲存第一組數據。

2.根據權利要求1所述的存儲器電路，還包括：

第二組字線后解碼器電路，耦合到所述第一時鐘預解碼器電路和所述第一組中繼器電路，并且被配置為響應于所述第一組時鐘信號、所述第一組局部預解碼器信號和所述第二組局部預解碼器信號生成第二組字線信號。

3.根據權利要求2所述的存儲器電路，還包括：

第二組存儲器單元，耦合到所述第二組字線后解碼器電路，并且被配置為至少響應于所述第二組字線信號儲存第二組數據。

4.根據權利要求3所述的存儲器電路，還包括：

第一字線驅動器電路，所述第一字線驅動器電路包括：

第一組字線后解碼器電路；和

第二組中繼器電路，耦合在所述第一組中繼器電路的輸出和所述第一組字線后解碼器電路之間；以及

第二字線驅動器電路，所述第二字線驅動器電路包括：

第二組字線后解碼器電路；和

第三組中繼器電路，耦合在所述第一組中繼器電路的輸出和所述第二組字線后解碼器電路之間。

5.根據權利要求1所述的存儲器電路，其中，所述第一組中繼器電路包括：

第一組緩沖器，所述第一組緩沖器中的每個緩沖器被配置為響應于所述第一組全局預解碼器信號的對應信號生成所述第一組局部預解碼器信號的對應信號；以及

第二組緩沖器，所述第二組緩沖器中的每個緩沖器被配置為響應于所述第二組全局預解碼器信號的對應信號生成所述第二組局部預解碼器信號的對應信號。

6.根據權利要求1所述的存儲器電路，其中，所述第一組中繼器電路包括：

第一組反相器，所述第一組反相器中的每個反相器被配置為響應于所述第一組全局預解碼器信號的對應信號生成所述第一組局部預解碼器信號的對應信號；和

第二組反相器，所述第二組反相器中的每個反相器被配置為響應于所述第二組全局預解碼器信號的對應信號生成所述第二組局部預解碼器信號的對應信號。

7.根據權利要求1所述的存儲器電路，還包括：

第一全局預解碼器線，至少在第一方向上延伸，至少與所述第一局部控制電路重疊，耦合到所述全局控制電路和所述第一組中繼器電路，并且被配置為提供所述第一組全局預解碼器信號；

第二全局預解碼器線，至少在所述第一方向上延伸，至少與所述第一局部控制電路重疊，耦合到所述全局控制電路和所述第一組中繼器電路，并且被配置為提供所述第二組全局預解碼器信號；

第一局部預解碼器線，至少在所述第一方向上延伸，至少與所述第一局部控制電路重疊，耦合到所述第一組中繼器電路，并且被配置為提供所述第一組局部預解碼器信號；以及

第二局部預解碼器線，至少在所述第一方向上延伸，至少與所述第一局部控制電路重疊，耦合到所述第一組中繼器電路，并且被配置為提供所述第二組局部預解碼器信號。