[發(fā)明專利]一種基于FPGA的隨機小數發(fā)生器及其生成方法

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• 申請日: 2022-07-20
• 公開（公告）號: CN115424391A
• 公開（公告）日: 2022-12-02
• 發(fā)明（設計）人: 劉貴鵬;劉澤萍
• 申請（專利權）人: 蘭州大學
• 主分類號: G07C15/00
• 分類號: G07C15/00
• 代理公司: 蘭州振華專利代理有限責任公司 62102
• 代理人: 何誠慧

本發(fā)明公開一種基于FPGA的隨機小數發(fā)生器及其生成方法。本發(fā)明所述隨機小數發(fā)生器包括移位寄存器、門電路和時鐘管理單元，占用FPGA的資源少，能夠在高頻下工作，由于只使用了FPGA，具有體積小，功耗小，可靠性高等優(yōu)點；本發(fā)明所述隨機小數的生成方法，在FPGA內利用線性反饋移位寄存器結構與定點小數乘法來實現生成任意特定范圍均勻偽隨機小數數發(fā)生器的方法；本方法結構簡單，易于實現，而且所生成的偽隨機序列具有周期長、隨機特性好的特點。

技術領域

本發(fā)明屬于擴頻通信、信息加密和系統(tǒng)測試領域，涉及一種均勻的偽隨機小數的生成方 法，具體地說是一種基于FPGA的隨機小數發(fā)生器及其生成方法。

背景技術

隨著可編程邏輯器件在電子領域越來越廣泛的應用，在很多高速設計和高速測試的場合 下，我們希望能夠在FPGA中直接實現偽隨機序列發(fā)生器。在軟件中一般都采用含有大數乘法 的遞推公式所計算出的一組數值來生成偽隨機數列且支持生成隨機小數，當數列足夠長時， 這組數值就是近似滿足均勻分布的偽隨機數列。傳統(tǒng)的大數乘法生成偽隨機數的方法不但時 鐘頻率不能太高，并且需要消耗FPGA內大量的邏輯資源。設計性能良好的密鑰序列始終是流 密碼學的一個研究熱點。線性反饋移位寄存器因其實現簡單、速度快、具有良好的統(tǒng)計學特 性和較為成熟的理論等優(yōu)點而成為生成Golomb偽隨機序列的主要手段。

偽隨機序列由于其隨機特性和預先確定性以及可重復實現的優(yōu)點，使它在許多領域中得 到廣泛應用，包括導彈、衛(wèi)星、飛船等的軌道測量和跟蹤、雷達、導航，一般通信和保密通 信、通信系統(tǒng)性能的測量以及其他方面。例如，在集成電路的開發(fā)和生產過程中出現一些錯 誤和缺陷是不可避免的，為保證產品的質量與可靠性需通過測試對產品的質量與可靠性加以 監(jiān)控，在集成電路中多采用插入偽隨機序列生成器的方法來實現內建自測試。

發(fā)明內容

本發(fā)明的一個目的在于提出一種基于FPGA的隨機小數發(fā)生器，其包括移位寄存器、門電 路和時鐘管理單元，占用FPGA的資源少，能夠在高頻下工作，由于只使用了FPGA，具有體 積小，功耗小，可靠性高等優(yōu)點；本發(fā)明的另一個目的在于提出一種基于FPGA的隨機小數的 生成方法，本方法在FPGA內利用線性反饋移位寄存器(Linear Feedback ShiftRegisters) 結構與定點小數乘法來實現生成任意特定范圍均勻偽隨機小數數發(fā)生器的方法；本方法不僅 結構簡單，易于實現，而且所生成的偽隨機序列具有周期長，隨機特性好的特點。

為實現上述目的，本發(fā)明所述一種基于FPGA的隨機小數發(fā)生器，所述的隨機小數發(fā)生器 包括隨機種子模塊、系統(tǒng)時鐘、隨機數發(fā)生器、乘法器、FIFO模塊、FPGA模塊；其中，

隨機種子模塊，用于生成隨機小數生成器的隨機初值；

系統(tǒng)時鐘，用于調整隨機種子模塊生成隨機初值的間隔時間；

隨機數發(fā)生器，用于接收隨機種子模塊的隨機初值后運用LFSR原理隨機生成“1”或“0” 的32位初級隨機數；通過32位初級隨機數生成0-1范圍內隨機小數；

乘法器，用于將隨機數發(fā)生器生成的0-1范圍內隨機小數擴大特定倍數，生成特定范圍 內隨機小數；

FIFO模塊，用于確定順序輸入輸出乘法器生成的特定范圍內隨機小數；

FPGA模塊，用于接收FIFO模塊輸出的特定范圍內隨機小數生成最終生成的小數。

所述系統(tǒng)時鐘為50MHZ，隨機種子模塊的工作時鐘為1MHZ。

一種基于FPGA的發(fā)生器的隨機小數生成方法，步驟如下：

(1)給隨機數發(fā)生器賦隨機初值；

(2)隨機種子模塊使隨機初值每隔一段時間隨機變化一次；

(3)運用LFSR原理隨機生成“1”或“0”的32位初級隨機數；