[發明專利]混合集成電路管芯及其形成方法

在審

• 申請號: 202210823628.6
• 申請日: 2022-07-14
• 公開（公告）號: CN116469887A
• 公開（公告）日: 2023-07-21
• 發明（設計）人: 吳宏祥;吳國銘
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L23/535
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 朱亦林

本公開涉及混合集成電路管芯及其形成方法。在一個實施例中，一種器件包括：氮化鎵器件，位于襯底上，該氮化鎵器件包括電極；電介質層，位于氮化鎵器件上和周圍；隔離層，位于電介質層上；半導體層，位于隔離層上，該半導體層包括硅器件；通孔，延伸穿過半導體層、隔離層和電介質層，通孔電耦合并實體耦合到氮化鎵器件的電極；以及互連結構，位于半導體層上，互連結構包括電耦合到通孔和硅器件的金屬化圖案。

技術領域

本公開涉及混合集成電路管芯及其形成方法。

背景技術

半導體器件用于各種電子應用，例如，個人計算機、移動電話、數碼相機和其他電子設備。半導體器件通常如下制造：在半導體襯底之上順序沉積材料的絕緣層或電介質層、導電層和半導體層，并使用光刻對各種材料層進行圖案化以在其上形成電路組件和元件。

半導體工業通過不斷減小最小特征尺寸來持續提高各種電子元件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，這允許更多元件被集成到給定面積中。然而，隨著最小特征尺寸的減小，出現了應解決的其他問題。

發明內容

本公開的第一方面涉及一種半導體器件，包括：氮化鎵器件，位于襯底上，該氮化鎵器件包括電極；電介質層，位于所述氮化鎵器件上和周圍；隔離層，位于所述電介質層上；半導體層，位于所述隔離層上，該半導體層包括硅器件；通孔，延伸穿過所述半導體層、所述隔離層和所述電介質層，所述通孔電耦合并實體耦合到所述氮化鎵器件的電極；以及互連結構，位于所述半導體層上，所述互連結構包括電耦合到所述通孔和所述硅器件的金屬化圖案。

本公開的第二方面涉及一種半導體器件，包括：高頻半導體器件，位于襯底上；電介質層，位于所述高頻半導體器件上和之間；隔離層，位于所述電介質層上，所述隔離層的電介質材料具有比所述電介質層的電介質材料低的k值；半導體層，位于所述隔離層上，該半導體層包括低頻半導體器件；以及通孔，延伸穿過所述半導體層、所述隔離層和所述電介質層，所述通孔將所述低頻半導體器件電耦合到所述高頻半導體器件。

本公開的第三方面涉及一種用于形成半導體器件的方法，包括：在襯底之上形成氮化鎵器件；在所述氮化鎵器件之上沉積電介質層；在所述電介質層之上設置半導體層；在所述半導體層中形成硅器件；形成互連結構，所述互連結構將所述硅器件和所述氮化鎵器件互連以形成集成電路；以及單切所述互連結構、所述半導體層和所述電介質層以形成包括所述集成電路的管芯。

附圖說明

當與附圖一起閱讀時，可以從以下詳細描述最佳地理解本公開的各個方面。注意，根據行業標準慣例，各種特征并未按比例繪制。實際上，為了討論的清楚性，可以任意增加或減少各種特征的尺寸。

圖1-圖10是根據一些實施例的制造混合集成電路管芯的中間階段的截面圖。

圖11A-圖11C是根據各種實施例的混合集成電路管芯的截面圖。

圖12A-圖12C是根據各種實施例的混合集成電路管芯的截面圖。

圖13-圖14是根據一些其他實施例的制造混合集成電路管芯的中間階段的截面圖。

圖15A-圖15C是根據各種實施例的混合集成電路管芯的截面圖。

圖16A-圖16C是根據各種實施例的混合集成電路管芯的截面圖。

圖17-圖19是根據一些其他實施例的制造混合集成電路管芯的中間階段的截面圖。

圖20是根據一些實施例的混合集成電路管芯的截面圖。

圖21是根據一些實施例的混合集成電路管芯的截面圖。

具體實施方式