[發(fā)明專利]集成電路裝置和包括其的電子系統(tǒng)在審
| 申請?zhí)枺?/td> | 202210737888.1 | 申請日： | 2022-06-27 |
| 公開（公告）號： | CN115547983A | 公開（公告）日： | 2022-12-30 |
| 發(fā)明（設(shè)計）人： | 鄭煐陳;金素羅;樸海莉;柳貴衍;尹壯根 | 申請（專利權(quán)）人： | 三星電子株式會社 |
| 主分類號： | H01L23/538 | 分類號： | H01L23/538;H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582;H01L29/423 |
| 代理公司： | 北京天昊聯(lián)合知識產(chǎn)權(quán)代理有限公司 11112 | 代理人： | 趙南;李競飛 |
| 地址： | 韓國*** | 國省代碼： | 暫無信息 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 集成電路 裝置 包括 電子 系統(tǒng) | ||
提供一種集成電路裝置和電子系統(tǒng)。根據(jù)本發(fā)明構(gòu)思的集成電路裝置包括：半導體襯底，其包括單元區(qū)和連接區(qū)；柵極堆疊件，其包括多個柵電極和多個絕緣層，多個柵電極和多個絕緣層在水平方向上在半導體襯底的主表面上延伸，并且在豎直方向上交替地堆疊在半導體襯底的主表面上，柵極堆疊件在連接區(qū)中具有階梯結(jié)構(gòu)；以及連接區(qū)中的多個接觸插塞，其中，在連接區(qū)的一部分中，多個柵電極中的位于最下層中的第一柵電極在水平方向上的第一長度小于位于第一柵電極上方的第二柵電極在水平方向上的第二長度。
相關(guān)申請的交叉引用
本申請基于并要求于2021年6月30日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請No.10-2021-0085766的優(yōu)先權(quán)，該申請的公開以引用方式全文并入本文中。
技術(shù)領(lǐng)域
本公開涉及集成電路裝置。
背景技術(shù)
集成電路裝置的集成密度可增大以滿足具有優(yōu)異性能和經(jīng)濟可行性的產(chǎn)品。具體地說，集成電路裝置的集成密度可為決定產(chǎn)品經(jīng)濟可行性的重要因素。因為二維存儲器裝置的集成密度主要由單位存儲器單元占據(jù)的面積確定，所以二維存儲器裝置的集成密度可受到精細圖案形成技術(shù)的水平的嚴重影響。然而，昂貴設(shè)備可用于形成精細圖案，并且芯片裸片的面積會受限，因此，二維存儲器裝置的集成密度的增大仍然會受限。因此，可需要具有三維結(jié)構(gòu)的豎直存儲器裝置。
發(fā)明內(nèi)容
本發(fā)明構(gòu)思提供了一種具有豎直存儲器裝置的集成電路裝置，其中通過在布置有虛設(shè)接觸插塞的連接區(qū)中形成具有相對短的水平長度的地選擇線來預(yù)先阻止/防止經(jīng)由虛設(shè)接觸插塞出現(xiàn)泄漏電流。
本發(fā)明構(gòu)思不限于上述問題，并且本領(lǐng)域普通技術(shù)人員可從下面的公開中清楚地理解未提及的其它問題。
根據(jù)本發(fā)明構(gòu)思的一些實施例，提供了一種集成電路裝置，該集成電路裝置包括：半導體襯底，其包括單元區(qū)和鄰近于單元區(qū)的連接區(qū)；柵極堆疊件，其包括多個柵電極和多個絕緣層，多個柵電極和多個絕緣層在水平方向上在半導體襯底的主表面上延伸，并且在豎直方向上交替地堆疊在半導體襯底的主表面上，柵極堆疊件在連接區(qū)中具有階梯結(jié)構(gòu)；溝道結(jié)構(gòu)，其在單元區(qū)中，并且在豎直方向上延伸穿過多個柵電極；以及連接區(qū)中的多個接觸插塞，其中，在連接區(qū)的一部分中，多個柵電極中的位于最下層中的第一柵電極在水平方向上的第一長度小于位于第一柵電極上方的第二柵電極在水平方向上的第二長度。
根據(jù)本發(fā)明構(gòu)思的一些實施例，提供了一種集成電路裝置，該集成電路裝置包括：半導體襯底，其包括單元區(qū)和鄰近于單元區(qū)并且包括彼此相鄰的第一部分和第二部分的連接區(qū)；第一柵極堆疊件，其包括在水平方向上在半導體襯底的主表面上延伸并且在豎直方向上交替地堆疊在半導體襯底的主表面上的多個柵電極和多個絕緣層，第一柵極堆疊件在連接區(qū)中具有階梯結(jié)構(gòu)；溝道結(jié)構(gòu)，其在單元區(qū)中，并且在豎直方向上延伸穿過多個柵電極；以及連接區(qū)中的多個接觸插塞。此外，集成電路裝置可包括第二柵極堆疊件。在連接區(qū)的第一部分中，第一柵極堆疊件的多個柵電極中的位于最下層中的第一柵電極在水平方向上的第一長度小于第一柵極堆疊件的位于第一柵電極上方的第二柵電極在水平方向上的第二長度，并且多個接觸插塞中的鄰近于第一柵電極的第一接觸插塞與半導體襯底直接接觸，而不與第一柵電極直接接觸；并且在連接區(qū)的第二部分中，第二柵極堆疊件的最下面的第一柵電極的第一長度大于第二柵極堆疊件的位于第二柵極堆疊件的第一柵電極上方的第二柵電極的第二長度，并且多個接觸插塞中的第二接觸插塞與第二柵極堆疊件的第一柵電極直接接觸。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于三星電子株式會社，未經(jīng)三星電子株式會社許可，擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/202210737888.1/2.html，轉(zhuǎn)載請聲明來源鉆瓜專利網(wǎng)。
