[發明專利]一種低溫漂的帶隙基準電路

在審

• 申請號: 202210683723.0
• 申請日: 2022-06-16
• 公開（公告）號: CN115016591A
• 公開（公告）日: 2022-09-06
• 發明（設計）人: 宋宇;陳立新;熊海峰
• 申請（專利權）人: 上海泰矽微電子有限公司
• 主分類號: G05F1/567
• 分類號: G05F1/567
• 代理公司: 上海雙誠知識產權代理事務所(普通合伙) 31423
• 代理人: 方玉

1.一種低溫漂的帶隙基準電路，包括：一階帶隙基準電路，所述一階帶隙基準電路輸出與絕對溫度成正比的電流IPTAT1、IPTAT2、IPTAT3、偏置于PTAT電流的電壓VBE和一階補償的帶隙基準電壓VREF；

其特征在于，實現帶隙基準電路的溫度系數小于5ppm/℃的低溫漂，且整個帶隙基準電路的最低工作電壓大于2V；

所述帶隙基準電路還包括：一階零溫電流電路和高階帶隙基準電路；

所述高階帶隙基準電路包括：PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4、PMOS管P6、NMOS管N1、NMOS管N2、NMOS管N3、電阻R3、三極管Q3和三極管Q4；

所述IPTAT1通過電阻R3加載到三極管Q4的發射極，且IPTAT1還加載到PMOS管P4的柵極，所述IPTAT2加載到PMOS管P3、PMOS管P4的源極，所述IPTAT3加載到PMOS管P1、PMOS管P2的源極，所述VBE加載到PMOS管P1的柵極，所述PMOS管P3的柵極與漏極短接輸出高階補償的帶隙基準電壓HPREF；

所述PMOS管P3的漏極耦接NMOS管N2的漏極，所述PMOS管P1的漏極耦接NMOS管N1的漏極，所述PMOS管P2的漏極耦接NMOS管N3的漏極，且PMOS管P2的柵極一路耦接PMOS管P6的漏極，另一路耦接三極管Q3的發射極；

所述NMOS管N2的柵極耦接NMOS管N1的柵極，且NMOS管N1的柵極與漏極短接，所述NMOS管N3的柵極與漏極短接；

所述三極管Q3和三極管Q4的基極和集電極均耦接供電端VSS，所述NMOS管N1的源極、NMOS管N2的源極、NMOS管N3的源極耦接供電端VSS；

所述一階零溫電流電路包括：PMOS管P5、電阻R2、放大器A1和OP電路；

所述PMOS管P5的源極與PMOS管P6的源極共同耦接供電端VDD，且所述PMOS管P5與PMOS管P6共柵極耦接，所述PMOS管P5的漏極通過耦接電阻R2耦接到供電端VSS，所述PMOS管P5的柵極還耦接到放大器A1的輸出端，所述放大器A1的一路輸入端加載一階帶隙基準電路輸出的VREF，且另一路輸入端耦接到PMOS管P5的漏極與電阻R2的連接線上，所述放大器的供電端耦接OP電路。

2.根據權利要求1所述的一種低溫漂的帶隙基準電路，其特征在于：所述OP電路包括：直流源、NMOS管NZ11、NMOS管NZ12、PMOS管PZ11和PMOS管PZ12；

所述OP電路通過直流源供電，且NMOS管NZ11的柵極加載OP電路的正向輸入端IP，NMOS管NZ12的柵極加載OP電路的負向輸入端IN，所述OP電路輸出端OUT加載到放大器A1的供電端。

3.根據權利要求1所述的一種低溫漂的帶隙基準電路，其特征在于：所述一階帶隙基準電路輸出與絕對溫度成正比的電流IPTAT3:IPTAT2＝1：A，其中A為一個常量。

4.根據權利要求1所述的一種低溫漂的帶隙基準電路，其特征在于：所述NMOS管N1與NMOS管N2的寬長比N1：N2＝1：A′；其中A′為一個常量。

5.根據權利要求1所述的一種低溫漂的帶隙基準電路，其特征在于：所述PMOS管P1與PMOS管P2的寬長比為1:1。

6.根據權利要求1所述的一種低溫漂的帶隙基準電路，其特征在于：所述PMOS管P3與PMOS管P4的寬長比為1:1。

7.根據權利要求1所述的一種低溫漂的帶隙基準電路，其特征在于：所述PMOS管P1與PMOS管P3的寬長比P1:P3＝M:1,其中M是一個常量。