[發明專利]一種基于雙比較器組的改進型隨機時間數字轉換器

在審

• 申請號: 202210650598.3
• 申請日: 2022-06-09
• 公開（公告）號: CN114895546A
• 公開（公告）日: 2022-08-12
• 發明（設計）人: 來新泉;劉明明;李繼生;周宏哲
• 申請（專利權）人: 西安水木芯邦半導體設計有限公司
• 主分類號: G04F10/00
• 分類號: G04F10/00
• 代理公司: 北京東方盛凡知識產權代理事務所(普通合伙) 11562
• 代理人: 王寧寧

1.一種基于雙比較器組的改進型隨機時間數字轉換器，其特征在于，包括：

周期脈沖信號發生器，用于對輸入信號上升沿進行周期性復制；

全局失調時間設置電路，與所述周期脈沖信號發生器連接，用于產生相反的全局失調時間參考值；

比較器組，與所述全局失調時間設置電路連接，用于產生代表輸入時間差的隨機二進制數；

寄存器組，與所述比較器組連接，用于鎖存所述比較器組的輸出結果；

加一加法器，與所述寄存器組連接，用于將所述寄存器組鎖存的輸出結果相加，輸出最終的量化二進制數值。

2.根據權利要求1所述的基于雙比較器組的改進型隨機時間數字轉換器，其特征在于，

所述比較器組包括第一比較器組、第二比較器組，所述第一比較器組、第二比較器組包括相同數目的比較器；

所述寄存器組包括第一寄存器組、第二寄存器組，所述第一寄存器組、第二寄存器組包括相同數目的D觸發器、鎖存器；

所述比較器的數目和所述D觸發器、鎖存器的數目相同，且一一對應。

3.根據權利要求1所述的基于雙比較器組的改進型隨機時間數字轉換器，其特征在于，

所述周期脈沖信號發生器的第一輸入端連接外部輸入信號(Start)；所述周期脈沖信號發生器的第二輸入端連接外部輸入信號(Stop)；所述周期脈沖信號發生器的第三輸入端連接外部使能信號(EN)；

所述周期脈沖信號發生器的第一輸出端與所述全局失調時間設置電路的第二輸入端連接；所述周期脈沖信號發生器的第二輸出端與所述全局失調時間設置電路的第三輸入端連接；

所述周期脈沖信號發生器的第三輸出端與第一寄存器組的第二輸入端、第二寄存器組的第二輸入端分別連接。

4.根據權利要求1所述的基于雙比較器組的改進型隨機時間數字轉換器，其特征在于，

所述全局失調時間設置電路的第一輸入端連接外部輸入參考時鐘信號(Refclk1)；所述全局失調時間設置電路的第四輸入端連接外部輸入參考時鐘信號(Refclk2)；所述全局失調時間設置電路的第一輸出端的輸出信號(Clk1)連接至第一比較器組的第一輸入端，同時也連接至第二比較器組的第二輸入端；所述全局失調時間設置電路的第二輸出端的輸出信號(Clk2)連接至第一比較器組的第二輸入端，同時也連接至第二比較器組的第一輸入端。

5.根據權利要求2所述的基于雙比較器組的改進型隨機時間數字轉換器，其特征在于，

所述第一比較器組的第一輸出端連接所述第一寄存器組的第一輸入端；

所述第二比較器的第一輸出端連接所述第二寄存器組的第一輸入端。

6.根據權利要求5所述的基于雙比較器組的改進型隨機時間數字轉換器，其特征在于，

所述第一寄存器組的第一輸出端、第二寄存器組的第一輸出端均連接至加一加法器的輸入端。

7.根據權利要求1所述的基于雙比較器組的改進型隨機時間數字轉換器，其特征在于，

所述周期脈沖信號發生器包括輸入檢測電路、脈沖復制電路、檢測輸出電路、控制邏輯電路；

所述輸入檢測電路的第一輸入端連接外部輸入信號(Start)，所述輸入檢測電路的第二輸入端連接外部輸入信號(Stop)，所述輸入檢測電路的第三輸入端連接至所述控制邏輯電路的第一輸出端，所述輸入檢測電路的第一輸出端連接至所述脈沖復制電路的第一輸入端，所述輸入檢測電路的第二輸出端連接至所述脈沖復制電路的第二輸入端；

所述脈沖復制電路的第一輸出端連接至所述檢測輸出電路的第一輸入端，所述脈沖復制電路的第二輸出端連接至所述檢測輸出電路的第二輸入端，所述脈沖復制電路的第三輸出端連接至所述控制邏輯電路的第三輸入端，所述脈沖復制電路的第四輸出端連接至所述控制邏輯電路的第二輸入端；

所述檢測輸出電路的第三輸入端連接至所述控制邏輯電路的第二輸出端，所述檢測輸出電路的第一輸出端連接至輸出信號(Y1)，所述檢測輸出電路的第二輸出端連接至輸出信號(Y2)；

所述控制邏輯電路的第一輸入端連接外部輸入使能信號(EN)，所述控制邏輯電路的第三輸出端連接至第一寄存器組、第二寄存器組的第二輸入端。