[發明專利]多芯片堆疊封裝結構

在審

• 申請號: 202210513327.3
• 申請日: 2022-05-12
• 公開（公告）號: CN114927507A
• 公開（公告）日: 2022-08-19
• 發明（設計）人: 尹小平
• 申請（專利權）人: 意瑞半導體（上海）有限公司
• 主分類號: H01L23/64
• 分類號: H01L23/64;H01L25/16
• 代理公司: 上海隆天律師事務所 31282
• 代理人: 萬鐵占

本發明提供了多芯片堆疊封裝結構，多芯片堆疊封裝結構包括引線框架，以及位于裝片區上、并封裝在塑封體內的半導體電容及至少一個功能芯片，其中功能芯片和半導體電容在裝片區上的投影至少部分重疊，形成堆疊結構。其中，半導體電容體積小，從而能夠與功能芯片堆疊封裝在裝片區，提升多芯片堆疊封裝結構的整體集成度，方便業界使用，從而能夠擴寬其應用場景。

技術領域

本發明涉及芯片技術領域，具體涉及一種多芯片堆疊封裝結構。

背景技術

基于目前的汽車電子的技術發展，之前業界為了解決抗電磁兼容性(EMC，即Electromagnetic Compatibility)能力，如圖1所示，采用了如下兩個分離塑封體：

將功能芯片1和金屬制片式電容2等分開封裝，形成兩個塑封體3、4，實現芯片頭部塑封體3薄的外形，并通過金屬制片式電容2來增強抗EMC能力。其中，EMC是指設備或系統在其電磁環境中符合要求運行并不對其環境中的任何設備產生無法忍受的電磁騷擾的能力。

這樣，當電磁干擾從電源端和功能芯片自身引入時，在電源和地之間引入該片式電容可以起到電氣濾波的作用，從而可以提高該封裝器件對應器件的抗EMC能力。

但是，在實際應用中發現，相應的封裝器件采用分離塑封體，雖然能夠增強抗EMC能力，但是分離式的雙塑封體導致產品集成度低，產品體積大，這限制了產品的應用場景。

發明內容

針對現有技術中的問題，本發明的目的在于提供一種多芯片堆疊封裝結，能夠提升產品集成度，從而對于擴寬其應用場景是可預期的。

本發明實施例提供一種多芯片堆疊封裝結構，其包括：

引線框架，包括位于頭部的裝片區及從裝片區延伸的引腳；

位于裝片區上、并封裝在塑封體內的半導體電容及至少一個功能芯片，其中功能芯片和半導體電容在裝片區上的投影至少部分重疊。

可選地，半導體電容的引線及功能芯片的引線均封裝于塑封體內，并與相應的引腳電連接。

可選地，半導體電容的一個極板與電源引腳之間，以及半導體電容的另一個極板與接地引腳之間均通過引線鍵合進行電連接。

可選地，功能芯片的電源接入端與電源引腳之間，功能芯片的接地端與接地引腳之間均通過引線鍵合進行電連接。

可選地，半導體電容與功能芯片之間設置為并聯連接。

可選地，半導體電容位于功能芯片上，并在裝片區上的投影位于功能芯片在裝片區上的投影范圍內。

可選地，引線框架的厚度范圍為0.1～1mm。

可選地，塑封體厚度在0.5mm到3mm之間。

可選地，引線框架為金屬材質。

本發明所提供的多芯片堆疊封裝結構具有如下優點：

多芯片堆疊封裝結構包括引線框架，以及位于裝片區上、并封裝在塑封體內的半導體電容及至少一個功能芯片，其中功能芯片和半導體電容在裝片區上的投影至少部分重疊，形成堆疊結構。

半導體電容體積小，從而能夠與功能芯片堆疊封裝在裝片區，提升多芯片堆疊封裝結構的整體集成度，方便業界使用，從而能夠擴寬其應用場景。

附圖說明

通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯。

圖1為現有技術的封裝結構的正面剖視圖；

圖2為本公開一種實施例提供的封裝結構的正面剖視圖；

圖3為本公開一種實施例提供的封裝結構的側面剖視圖；