[發明專利]一種PCIe信號完整性驗證方法、裝置、設備及介質

在審

• 申請號: 202210331096.4
• 申請日: 2022-03-31
• 公開（公告）號: CN114706718A
• 公開（公告）日: 2022-07-05
• 發明（設計）人: 李健;李巖
• 申請（專利權）人: 浪潮（山東）計算機科技有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F11/26
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 姚瑩麗

1.一種PCIe信號完整性驗證方法，其特征在于，包括：

獲取待測對象的測試驗證鏈路中各組件的損耗，得到組件損耗；其中，所述測試驗證鏈路剔除了ISI板；

獲取目標鏈路損耗；其中，所述目標鏈路損耗為對所述待測對象進行PCIe信號完整性驗證，所述測試驗證鏈路需要達到的損耗；

確定各所述組件損耗的總損耗與所述目標鏈路損耗之間的差值，得到差量損耗；

模擬所述差量損耗對應的S參數模型；

將所述S參數模型嵌入所述測試驗證鏈路，以利用所述測試驗證鏈路對所述待測對象的PCIe信號完整性進行驗證。

2.根據權利要求1所述的PCIe信號完整性驗證方法，其特征在于，所述測試驗證鏈路包括夾具走線，相應的，獲取所述夾具走線的損耗，包括：

獲取所述夾具走線的單位長度損耗；

利用所述單位長度損耗以及所述夾具走線的總長度，確定所述夾具走線的損耗。

3.根據權利要求2所述的PCIe信號完整性驗證方法，其特征在于，所述獲取所述夾具走線的單位長度損耗，包括：

分別獲取夾具中兩條走線的走線損耗；

計算所述兩條走線的長度差；其中，所述長度差大于長度差閾值；

利用所述長度差以及所述走線損耗確定所述夾具走線的單位長度損耗。

4.根據權利要求1所述的PCIe信號完整性驗證方法，其特征在于，若所述待測對象為MB板，所述夾具走線為CLB走線，所述測試驗證鏈路還包括SMP接線頭以及SMA同軸線。

5.根據權利要求1所述的PCIe信號完整性驗證方法，其特征在于，若所述待測對象為AIC，所述夾具走線為CBB走線，所述測試驗證鏈路還包括SMP接線頭、CEM連接器以及SMA同軸線。

6.根據權利要求4或5所述的PCIe信號完整性驗證方法，其特征在于，獲取SMP接線頭的損耗，包括：

獲取第一鏈路損耗；其中，所述第一鏈路損耗為測量所述SMP接線頭的第一VNA測量鏈路的損耗；

利用所述第一鏈路損耗與所述第一VNA測量鏈路中其他組件的損耗確定所述SMP接線頭的損耗。

7.根據權利要求5所述的PCIe信號完整性驗證方法，其特征在于，獲取CEM連接器的損耗，包括：

獲取第二鏈路損耗，其中，所述第二鏈路損耗為測量所述CEM連接器的第二VNA測量鏈路的損耗；

利用所述第二鏈路損耗與所述第二VNA測量鏈路中其他組件的損耗確定所述CEM連接器的損耗。

8.一種PCIe信號完整性驗證裝置，其特征在于，包括：

組件損耗獲取模塊，用于獲取待測對象的測試驗證鏈路中各組件的損耗，得到組件損耗；其中，所述測試驗證鏈路剔除了ISI板；

鏈路損耗獲取模塊，用于獲取目標鏈路損耗；其中，所述目標鏈路損耗為對所述待測對象進行PCIe信號完整性驗證，所述測試驗證鏈路需要達到的損耗；

差量損耗獲取模塊，用于確定各所述組件損耗的總損耗與所述目標鏈路損耗之間的差值，得到差量損耗；

模擬模塊，用于模擬所述差量損耗對應的S參數模型；

嵌入模塊，用于將所述S參數模型嵌入所述測試驗證鏈路，以利用所述測試驗證鏈路對所述待測對象的PCIe信號完整性進行驗證。

9.一種電子設備，其特征在于，包括處理器和存儲器；其中，

所述存儲器，用于保存計算機程序；

所述處理器，用于執行所述計算機程序以實現如權利要求1至7任一項所述的PCIe信號完整性驗證方法。

10.一種計算機可讀存儲介質，其特征在于，用于保存計算機程序，其中，所述計算機程序被處理器執行時實現如權利要求1至7任一項所述的PCIe信號完整性驗證方法。