[發明專利]動態存儲器及SOC芯片

在審

• 申請號: 202210094244.5
• 申請日: 2022-01-26
• 公開（公告）號: CN116234298A
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 戴瑾
• 申請（專利權）人: 北京超弦存儲器研究院
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 張筱寧;王存霞

本申請提供一種動態存儲器以及SOC芯片，動態存儲器包括襯底和設置在襯底上的多個存儲單元，存儲單元下層MOS管組件和上層MOS管組件，通過在下層MOS管組件中設置第一MOS管和第二MOS管，第一MOS管和第二MOS管的柵極電容可作為存儲單元的存儲電容，和只設置一個MOS管相比提高了存儲容量。由于動態存儲器的襯底材料是硅，因此動態存儲器可以作為嵌入式存儲器與SOC芯片、處理器芯片等制作在同一個硅晶圓上，通過使第一MOS管和第二MOS管共用源極，因此減少了第一MOS管和第二MOS管在襯底上所占的面積，結構布局更加緊湊，在將動態存儲器制作在硅晶圓上時提高了硅晶圓的面積利用率，有利于器件的集成。

技術領域

本申請涉及半導體器件技術領域，具體而言，本申請涉及一種動態存儲器及SOC芯片。

背景技術

動態隨機存取存儲器(Dynamic?Random?Access?Memory，DRAM)是一種半導體存儲器，和靜態存儲器相比，DRAM存儲器具有結構較為簡單、制造成本較低、容量密度較高的優點，隨著技術的發展，DRAM存儲器越來越廣泛地被應用于服務器、智能手機、個人電腦等電子裝置之中。

DRAM存儲器通常包括多個存儲單元，為了提高DRAM存儲器的容量，需要增加存儲單元的數量。然而，增加存儲單元的數量又占用較大的面積，使得結構不夠緊湊，不利于器件的集成。

發明內容

本申請針對現有方式的缺點，提出一種動態存儲器及SOC芯片，用以解決現有技術中DRAM存儲器存在的占用面積較大和結構不夠緊湊的問題。

第一個方面，本申請實施例提供了一種動態存儲器，包括襯底和設置在所述襯底上的多個存儲單元，所述存儲單元包括：

下層MOS管組件，設置在所述襯底上，包括第一MOS管和第二MOS管，所述襯底的材料包括硅；

上層MOS管組件，設置在所述下層MOS管組件上，包括第三MOS管和第四MOS管，所述第一MOS管的柵極與所述第三MOS管的漏極電連接，所述第二MOS管的柵極與所述第四MOS管的漏極電連接；

兩條讀字線，設置在所述襯底上，分別與所述第一MOS管的漏極和所述第二MOS管的漏極電連接；

讀位線，設置在所述襯底上，與所述第一MOS管的源極和所述第二MOS管的源極電連接；

兩條寫字線，分別與所述第三MOS管的柵極和所述第四MOS管的柵極電連接；

寫位線，與所述第三MOS管的源極和所述第四MOS管的源極電連接；

其中，所述第一MOS管和所述第二MOS管共用源極，所述第三MOS管和所述第四MOS管共用源極。

可選的，所述第三MOS管和所述第四MOS管為金屬氧化物半導體管，所述金屬氧化物的材料包括ITO、IWO或IGZO。

可選的，所述第一MOS管的源極和所述第二MOS管的源極通過接觸點與所述讀位線電連接。

可選的，所述第一MOS管包括第一漏極，所述第二MOS管包括第二漏極，所述讀字線包括第一讀字線和第二讀字線，所述第一漏極通過通孔與所述第一讀字線電連接，所述第二漏極通過通孔與所述第二讀字線電連接。

可選的，所述第三MOS管和所述第四MOS管的源極通過接觸點與所述寫位線電連接。

可選的，所述第三MOS管包括第三柵極，所述第四MOS管包括第四柵極，所述寫字線包括第一寫字線和第二寫字線；

所述第一寫字線復用為所述第三柵極；和/或，所述第二寫字線復用為所述第四柵極。

可選的，所述第一MOS管包括第一柵極，所述第二MOS管包括第二柵極，所述第三MOS管包括第三漏極，所述第四MOS管包括第四漏極；