[發明專利]半導體封裝和其制造方法

在審

• 申請號: 202210067025.8
• 申請日: 2022-01-20
• 公開（公告）號: CN115497913A
• 公開（公告）日: 2022-12-20
• 發明（設計）人: 吳俊毅;余振華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L21/48
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

一種半導體封裝和其制造方法。在一實施例中，結構包括芯襯底、耦合到芯襯底的第一側的重布線結構、包括多個重布線層的重布線結構，多個重布線層中的每一個包括介電層和金屬化層，以及嵌入在多個重布線層的第一重布線層中的第一局部互連組件，第一局部互連組件包括襯底、互連結構和互連結構上的接合墊，第一局部互連組件的接合墊與第二重布線層的金屬化層實體接觸，第二重布線層與第一重布線層相鄰，第二重布線層的金屬化層包括第一導通孔，第一重布線層的介電層包封第一局部互連組件。

技術領域

本發明的實施例涉及半導體封裝及其制造方法。

背景技術

由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度不斷提高，半導體行業經歷了快速增長。在大多數情況下，集成密度的提高源于最小特征尺寸(feature size)的不斷地減小，這允許將更多組件整合到給定區域。隨著對縮小電子器件的需求不斷增長，出現了對更小、更具創意的半導體管芯封裝技術的需求。這種封裝系統的一個例子是層疊封裝(Package-on-Package，PoP)技術。在PoP器件中，頂部半導體封裝被堆疊在底部半導體封裝的頂部上，以提供高集成度和組件密度。PoP 技術通常能夠生產功能性得到增強和在印刷電路板(printed circuit board， PCB)上占用面積(footprint)小的半導體器件。

發明內容

本發明實施例提供一種半導體封裝。所述半導體封裝包括芯襯底；重布線結構，耦合到所述芯襯底的第一側，所述重布線結構包括：多個重布線層，所述多個重布線層中的每一個包括介電層和金屬化層；以及第一局部互連組件，嵌入在所述多個重布線層的第一重布線層中，所述第一局部互連組件包括襯底，所述襯底上的互連結構，和所述互連結構上的多個接合墊，所述第一局部互連組件的所述多個接合墊實體接觸第二重布線層的金屬化層，所述第二重布線層與所述第一重布線層相鄰，所述第二重布線層的所述金屬化層包括多個第一導通孔，所述第一重布線層的介電層包封所述第一局部互連組件；第一集成電路管芯，耦合到所述重布線結構，所述重布線結構介于所述芯襯底和所述第一集成電路管芯之間；第二集成電路管芯，耦合到所述重布線結構，所述重布線結構介于所述芯襯底和所述第一集成電路管芯之間，所述第一局部互連組件的所述互連結構電耦合所述第一集成電路管芯到所述第二集成電路管芯；以及一組導電連接件，耦合到所述芯襯底的第二側。

本發明實施例提供一種制造半導體封裝的方法，包括：在第一載體襯底之上形成第一重布線結構，其中形成所述第一重布線結構包括：在所述第一載體襯底之上形成第一組導線；在所述第一載體襯底之上鄰近所述第一組導線形成第一組導通孔；使用多個第一焊料區域將第一互連管芯與所述第一組導線接合，所述第一互連管芯包括襯底、所述襯底上的互連結構和所述互連結構上的多個第一接合墊，使用所述多個第一焊料區域將所述多個第一接合墊與所述第一組導線接合，所述第一互連管芯位于所述第一組導通孔中的兩者之間；在所述第一組導線、所述第一組導通孔和所述第一互連管芯之上形成第一介電層，所述第一介電層、所述第一組導通孔、所述第一組導線和所述第一互連管芯形成第一重布線層；以及在所述第一重布線層上形成第二重布線層，所述第二重布線層包括第二介電層和第二組導通孔，所述第二組導通孔電耦合到所述第一組導通孔；去除所述第一載體襯底；移除所述第一組導線和所述多個第一焊料區域以暴露所述第一互連管芯的所述多個第一接合墊；在剩余的所述第一重布線層上形成第三重布線層，所述第三重布線層包括第三介電層和第三組導通孔，所述第三組導通孔電耦合到所述多個第一接合墊和所述第一組導通孔；將芯襯底電連接到所述第一重布線結構的第一側，所述第二重布線層比所述第一重布線層更靠近所述第一重布線結構的所述第一側；以及將第一集成電路管芯和第二集成電路管芯接合到所述第一重布線結構的第二側，所述第二側與所述第一側相對，所述第一集成電路管芯和所述第二集成電路管芯電耦合到所述第一互連管芯。