[發明專利]用于靜態時序分析的余量校正方法及余量校正系統

在審

• 申請號: 202210035250.3
• 申請日: 2022-01-13
• 公開（公告）號: CN116484779A
• 公開（公告）日: 2023-07-25
• 發明（設計）人: 陳英杰;余美儷;羅幼嵐
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G06F30/3315
• 分類號: G06F30/3315
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 梁麗超

本發明公開一種用于靜態時序分析的余量校正方法及余量校正系統。余量校正方法包括：測量具有目標電路的待測芯片上的多個晶粒，以得到性能數據；取得用于模擬該些晶粒的性能的模擬數據；執行靜態時序分析工具取得時序分析結果；統計時序分析結果以得到模擬制程參數；統計性能數據以得到測量制程參數；建立統計模型，其定義余量為測量制程參數與模擬制程參數之間的差值；將時序分析結果及測量制程參數代入統計模型，并執行模型擬合演算法，以針對目標模型進行擬合得到余量；以及取得校正后時序分析結果。

技術領域

本發明涉及一種校正方法及校正系統，特別是涉及一種用于靜態時序分析的余量校正方法及余量校正系統。

背景技術

一半而言，靜態時序分析(Static?Timing?Analysis,STA)對于積體電路(Integrated?Circuit,IC)量產有下列重要性：

(1)芯片操作速度：評估正確的芯片操作速度才可確認是否符合應用產品規格。

(2)芯片良率：調升芯片速度時，可能造成芯片良率下降。因此，準確的靜態時序分析結果可以在調升芯片速度時監控實際良率，以確認芯片是否可正常使用與量產。然而，當靜態時序分析結果不準確，將無法確保調升芯片速度后，芯片能夠正常使用與量產，將會導致制造時保守的采用較低的芯片速度，然而，這將會讓芯片在效能、功耗及面積(Performance-Power-Area,PPA)變得比實際更差，導致成本增加。

現有的STA方法在進行余量(Margin)估計時，晶圓廠方依據晶體管的物理擾動特性與量產的經驗法則提供余量給設計端，以在針對電路設計進行STA時使用，其目的是希望分析電路時能取得更準確的結果。

由于是依據晶體管層級取得余量，應用在設計邏輯層級時，會因分析及應用條件不同而有誤差，可能造成分析結果較為樂觀或者較為悲觀。當分析結果過于樂觀時，會導致良率下降，反之則會使PPA變得比實際更差，導致成本增加。

發明內容

本發明所要解決的技術問題在于，針對現有技術的不足提供一種可得到精準余量以用于靜態時序分析的余量校正方法及余量校正系統。

為了解決上述的技術問題，本發明所采用的其中一技術方案是提供一種用于靜態時序分析的余量校正方法，其包括：測量具有一目標電路的一待測芯片(Chip)上的多個晶粒(Die)，以得到該些晶粒的關鍵路徑的多份性能數據；取得用于模擬該些晶粒的性能的多份模擬數據，分別對應于該些晶粒；執行一靜態時序分析(Static?timing?analysis,STA)工具，以根據多份所述模擬數據對該目標電路進行靜態時序分析以取得對應該些晶粒的關鍵路徑的多個時序分析結果；統計該些時序分析結果以得到一模擬制程參數；統計多份所述性能數據以得到一測量制程參數；建立一統計模型，其定義一余量(margin)為該測量制程參數與該模擬制程參數之間的差值；將該些時序分析結果及該測量制程參數代入該統計模型并執行一模型擬合演算法，以針對一目標模型進行擬合，以得到該余量，其中，該目標模型定義一第一函數與一第二函數相等，該第一函數為該測量制程參數的函數，該第二函數為該時序分析結果的函數；以及執行該STA工具，以根據多份所述模擬數據及該余量對該目標電路進行靜態時序分析，以取得對應該些晶粒的多個校正后時序分析結果。