[發明專利]用于半導體裝置的加寬導線結構和階梯式結構

在審

• 申請號: 202180054587.2
• 申請日: 2021-07-21
• 公開（公告）號: CN116018888A
• 公開（公告）日: 2023-04-25
• 發明（設計）人: 橫山雄一
• 申請（專利權）人: 美光科技公司
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

本文中描述用于半導體裝置的加寬導線結構和階梯式結構的系統、方法和設備。一個存儲器裝置包含豎直堆疊存儲器單元的陣列，所述陣列包含水平定向導線的豎直堆疊。每一導線包括在第一水平方向上延伸的第一部分和在第二水平方向上延伸的第二部分，其中每一導線的所述第二部分具有比每一導線的所述第一部分大的寬度。

技術領域

本公開大體上涉及存儲器裝置，且更明確地說，涉及用于半導體裝置的加寬導線結構和階梯式結構。

背景技術

存儲器通常實施于例如計算機、蜂窩電話、手持式裝置等的電子系統中。存在許多不同類型的存儲器，包含易失性和非易失性存儲器。易失性存儲器可需要電力來維持其數據，且可包含隨機存取存儲器(RAM)、動態隨機存取存儲器(DRAM)、靜態隨機存取存儲器(SRAM)和同步動態隨機存取存儲器(SDRAM)。非易失性存儲器可通過在未供電時保持所存儲數據來提供持久性數據，并且可包含NAND快閃存儲器、NOR快閃存儲器、氮化物只讀存儲器(NROM)、相變存儲器(例如，相變隨機存取存儲器)、電阻式存儲器(例如，電阻式隨機存取存儲器)、交叉點存儲器、鐵電隨機存取存儲器(FeRAM)等。

隨著設計規則縮減，可用于制造包括DRAM陣列的存儲器的半導體空間越來越少。用于DRAM的相應存儲器單元可包含具有由溝道區分離的第一源極/漏極區和第二源極/漏極區的存取裝置(例如，晶體管)。柵極可與溝道區相對且由柵極介電質與溝道區分離。例如世界線的存取線電連接到DRAM單元的柵極。DRAM單元可包含通過存取裝置耦合到導線的存儲節點，例如電容器單元。存取裝置可以通過耦合到存取晶體管的存取線被激活(例如，以選擇單元)。電容器可存儲對應于相應單元的數據值(例如邏輯“1”或“0”)的電荷。

附圖說明

圖1為根據本公開的多個實施例的豎直三維(3D)存儲器裝置的示意性說明。

圖2為根據本公開的多個實施例的說明用于半導體裝置的導線和階梯式接觸件的一部分的透視圖。

圖3為根據本公開的多個實施例的示出用于半導體裝置的導線和階梯式接觸件的一部分的透視圖。

圖4為根據本公開的一或多個實施例的導線和階梯式結構的俯視圖。

圖5為根據本公開的一或多個實施例的加寬導線和階梯式結構的透視圖。

圖6為根據本公開的一或多個實施例的導線和階梯式結構的另一俯視圖。

圖7為根據本公開的一或多個實施例的加寬導線和階梯式結構的俯視圖。

圖8A至8D說明根據本公開的一或多個實施例的形成加寬導線和階梯式結構的方法。

圖9A至9E為根據本公開的一或多個實施例的形成加寬導線和階梯式結構的方法的俯視圖。

圖10A至10F為根據本公開的一或多個實施例的形成加寬導線和階梯式結構的橫截面圖。

圖11A至11E為根據本公開的一或多個實施例的形成加寬導線和階梯式結構的方法的另一橫截面圖。

圖12為根據本公開的多個實施例的呈包含存儲器裝置的計算系統的形式的設備的框圖。

具體實施方式

本公開的實施例描述用于半導體裝置的加寬導線結構和階梯式結構。半導體存儲器裝置可包含豎直堆疊，每一豎直堆疊包含半導體和介電材料的層。導線可形成于一或多個介電材料層內。

在一些例子中，形成一或多個導線接觸件以將豎直堆疊的一個層面的導線連接到感測放大器或其它電路系統(例如，字線驅動器)可為有用的。然而，這需要大量精度、時間和資源，因為導線接觸件必須與具有相對較小寬度的導線接觸，從而留下極小的誤差容限。