[實用新型]從設(shè)備

有效

• 申請?zhí)枺?/td>: 202120369928.2
• 申請日: 2021-02-10
• 公開（公告）號: CN215300600U
• 公開（公告）日: 2021-12-24
• 發(fā)明（設(shè)計）人: M·庫馬爾;K·庫馬爾;N·德曼吉
• 申請（專利權(quán)）人: 意法半導體(魯塞)公司;意法半導體國際有限公司
• 主分類號: H03K3/3565
• 分類號: H03K3/3565;G06F13/42
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 王茂華;閆昊

本公開的實施例涉及從設(shè)備。一種串行外圍接口(SPI)設(shè)備包括：串行時鐘(SCK)焊盤，接收串行時鐘；第一施密特觸發(fā)器和第二施密特觸發(fā)器，直接電連接到SCK焊盤，以響應(yīng)于串行時鐘的上升沿和下降沿而選擇性地分別生成第一時鐘和第二時鐘；第一觸發(fā)電路和第二觸發(fā)電路，由第一時鐘和第二時鐘進行時鐘控制，以將數(shù)據(jù)比特輸出到數(shù)據(jù)節(jié)點；復用器，具有耦合到數(shù)據(jù)節(jié)點上的輸入和耦合到驅(qū)動電路系統(tǒng)上的輸出；以及驅(qū)動電路系統(tǒng)，經(jīng)由主入從出(MISO)焊盤傳輸數(shù)據(jù)。

技術(shù)領(lǐng)域

本公開涉及串行數(shù)據(jù)傳輸領(lǐng)域，并且尤其涉及用于串行數(shù)據(jù)傳輸?shù)膹募軜?gòu)，該從架構(gòu)在時鐘脈沖收入和數(shù)據(jù)輸出之間具有足夠低的延遲，以使可以在時鐘脈沖的任一邊沿傳輸數(shù)據(jù)的傳輸模式成為可能。

背景技術(shù)

同步串行通信被用于許多電子設(shè)備中。一種這樣的同步串行通信標準被稱為串行外圍接口(SPI)。在圖1中示出用于實現(xiàn)SPI的架構(gòu)的概念版本。這里，可以看出SPI使用主單元2和從單元8。

主單元2包括時鐘發(fā)生器3，時鐘發(fā)生器生成串行時鐘SCK信號，該串行時鐘SCK信號用于同步主單元2和從單元8之間的數(shù)據(jù)傳輸，并且將其通過SCK焊盤4發(fā)送到從單元8。主單元2還包括數(shù)字邏輯6(例如包括移位寄存器)，數(shù)字邏輯在每個時鐘周期期間通過將數(shù)據(jù)比特輸出到主出從入(MOSI)焊盤7而將數(shù)據(jù)比特發(fā)送到從單元8，并且經(jīng)由主入從出(MISO)焊盤5從所述從單元接收數(shù)據(jù)比特。

從單元8經(jīng)由其自身的SCK焊盤9接收SCK信號，該SCK信號由觸發(fā)電路(flip flop)FF采樣以產(chǎn)生SCK_Sample信號，并且用于對數(shù)字邏輯11(包括例如移位寄存器)進行時鐘控制。在每個時鐘周期期間，數(shù)字邏輯11經(jīng)由MOSI焊盤10從主單元2接收輸入數(shù)據(jù)比特，并且經(jīng)由MISO焊盤6將(通過處理輸入數(shù)據(jù)生成的)輸出數(shù)據(jù)比特輸出到主單元2。

從單元8的“回路”延遲是SCK焊盤9和MISO焊盤6之間的路徑中的延遲的總和，并且定義了在經(jīng)由SCK焊盤9收入串行時鐘SCK信號的脈沖和經(jīng)由MISO焊盤6輸出下一個輸出數(shù)據(jù)比特之間的延遲。為了使能全雙工SPI通信，從單元8的回路延遲應(yīng)該使得收入SCK信號的脈沖與經(jīng)由MISO焊盤6輸出下一個數(shù)據(jù)比特之間的延遲小于SCK信號的周期的一半減去所需的建立時間(在傳輸輸出數(shù)據(jù)的位之后)，該所需的建立時間用于為SCK信號的下一個脈沖準備下一個輸出數(shù)據(jù)比特。在數(shù)學上，這意味著期望滿足以下條件：

Tpadins+TpadoutsTsck/2-Tset

其中，Tpadins是在收入SCK信號的脈沖和輸出SCK_Sample信號之間的延遲，Tpadout是在SCK_Sample信號和由數(shù)字邏輯11經(jīng)由MISO焊盤6完成數(shù)據(jù)比特的輸出之間的延遲，Tsck是SCK信號的周期，并且 Tset是如上定義的建立時間。注意，Tset也可以被定義為數(shù)字邏輯11經(jīng)由MISO焊盤6輸出當前數(shù)據(jù)比特和SCK信號到邏輯低的轉(zhuǎn)換之間的延遲。