[發(fā)明專利]時(shí)鐘擺幅增大電路、片上高壓生成電路和電子裝置

在審

• 申請(qǐng)?zhí)枺?/td>: 202111595816.X
• 申請(qǐng)日: 2021-12-23
• 公開（公告）號(hào): CN116382398A
• 公開（公告）日: 2023-07-04
• 發(fā)明（設(shè)計(jì)）人: 梅健平;孫鋒鋒
• 申請(qǐng)（專利權(quán)）人: 兆易創(chuàng)新科技集團(tuán)股份有限公司
• 主分類號(hào): G05F1/56
• 分類號(hào): G05F1/56
• 代理公司: 北京展翼知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 11452
• 代理人: 張陽(yáng)

公開了一種時(shí)鐘擺幅增大電路，片上高壓生成電路和電子裝置。所述時(shí)鐘擺幅增大電路包括：輸入端子，接收第一時(shí)鐘信號(hào)；輸出端子；電容器，第一端接收下降沿延遲的第二時(shí)鐘信號(hào)，第二端連接輸出端子；第一NMOS晶體管，源極接地，漏極連接輸出端子，柵極接收第三時(shí)鐘信號(hào)；第二開關(guān)，連接在電源端子和輸出端子之間；其中，在第一和第二時(shí)鐘信號(hào)為高時(shí)，第一NMOS晶體管斷開，第二開關(guān)導(dǎo)通，在第一時(shí)鐘為低且第二時(shí)鐘為高時(shí)，第一NMOS晶體管導(dǎo)通，第二開關(guān)斷開，在第一和第二時(shí)鐘信號(hào)為低時(shí)，第二開關(guān)斷開，第一NMOS晶體管用作柵源短接的二極管。本發(fā)明通過電容器結(jié)合在特定時(shí)段內(nèi)源漏短接的NMOS管提供擺幅范圍增加的時(shí)鐘信號(hào)，例如擺幅為?Vsubgt;TH/subgt;到Vsubgt;DD/subgt;的時(shí)鐘信號(hào)。

技術(shù)領(lǐng)域

本公開涉及集成電路領(lǐng)域，尤其涉及一種時(shí)鐘擺幅增大電路、片上高壓生成電路和電子裝置。

背景技術(shù)

現(xiàn)在常見的集成電路芯片電源電壓有3V/1.8V/1.2V等。但是對(duì)于某些特殊芯片而言，例如閃存(Flash)芯片，其內(nèi)部操作需要用到高于電源電壓的電位，此時(shí)就需要在芯片內(nèi)部設(shè)置電壓轉(zhuǎn)換電路來自行產(chǎn)生高電位。再例如顯示面板，驅(qū)動(dòng)其像素陣列也需要高于電源電壓的電位。

由于電感在芯片上不容易實(shí)現(xiàn)和集成，因此通常利用MOS電容、MOS開關(guān)等可以方便集成到芯片上的元器件來實(shí)現(xiàn)DC-DC轉(zhuǎn)換電路，例如電荷泵。圖1示出了在集成電路芯片中使用的電荷泵的例子。在圖示的四級(jí)迪克森(Dickson)電荷泵中，MOS管(MD1-MD5)串聯(lián)在輸入端和輸出端之間，并進(jìn)行二極管連接，電容C1-C4則分別連接時(shí)鐘和反相時(shí)鐘(φ₁和φ₂)。Cf用作限流器。

在實(shí)際工作中，輸入端連接電源電壓V_DD，奇數(shù)級(jí)電容和偶數(shù)級(jí)電容在不同的半個(gè)時(shí)鐘周期內(nèi)電壓提升和下降，并在二極管的單向?qū)ㄗ饔孟拢瑢?shí)現(xiàn)在輸出端輸出高電平V_HH。

隨著半導(dǎo)體工藝節(jié)點(diǎn)的不斷提高，使得集成電路芯片工作的電源電壓逐漸降低，而芯片內(nèi)部例如用來進(jìn)行閃存編寫和擦除的高電壓基本不變。這使得電荷泵電路在低電源電壓下工作效率較低。

為此，需要一種能夠改進(jìn)芯片內(nèi)部電荷泵工作效率的方案。

發(fā)明內(nèi)容

本公開要解決的一個(gè)技術(shù)問題是提供一種時(shí)鐘擺幅增大電路，能夠通過電容器結(jié)合在特定時(shí)段內(nèi)源漏短接的NMOS管提供擺幅范圍增加的時(shí)鐘信號(hào)，例如擺幅為-V_TH到V_DD的時(shí)鐘信號(hào)。由此，能夠?qū)崿F(xiàn)效率更高的片上高壓生成電路。

根據(jù)本公開的第一個(gè)方面，提供了一種時(shí)鐘擺幅增大電路，包括：輸入端子，接收第一時(shí)鐘信號(hào)；輸出端子；電容器，所述電容器的第一端接收第二時(shí)鐘信號(hào)，第二端連接輸出端子，所述第二時(shí)鐘信號(hào)和所述第一時(shí)鐘信號(hào)具有相同的上升沿，所述第二時(shí)鐘信號(hào)的下降沿比所述第一時(shí)鐘信號(hào)的下降沿延遲；第一NMOS晶體管，所述第一NMOS晶體管的源極接地，漏極連接所述輸出端子，柵極接收第三時(shí)鐘信號(hào)，所述第三時(shí)鐘信號(hào)在所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)電平相同時(shí)為低電平，電平不同時(shí)為高電平；第二開關(guān)，連接在電源端子和所述輸出端子之間；其中，在所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)均為高電平時(shí)，所述第一NMOS晶體管斷開，所述第二開關(guān)導(dǎo)通，在所述第一時(shí)鐘信號(hào)為低電平并且所述第二時(shí)鐘信號(hào)為高電平時(shí)，所述第一NMOS晶體管導(dǎo)通，所述第二開關(guān)斷開，在所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)均為低電平時(shí)，所述第二開關(guān)斷開，所述第一NMOS晶體管用作柵源短接的二極管。

可選地，所述第二開關(guān)為第一PMOS晶體管，所述第一PMOS晶體管的源極連接所述電源端子，漏極連接輸出端子，柵極連接所述第一時(shí)鐘信號(hào)的反向信號(hào)。

可選地，所述時(shí)鐘擺幅增大電路還包括：第二PMOS晶體管，所述第二PMOS晶體管的源極和漏極連接在所述第一PMOS晶體管的源極和所述電源端子之間，所述第二PMOS晶體管的柵極接地，襯底接收所述第二時(shí)鐘信號(hào)。