[發明專利]半導體存儲裝置及其制造方法

在審

• 申請號: 202111503786.5
• 申請日: 2021-12-10
• 公開（公告）號: CN115000079A
• 公開（公告）日: 2022-09-02
• 發明（設計）人: 下城義朗
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/1157
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

實施方式提供一種能適當地控制選擇柵極的半導體存儲裝置及其制造方法。根據一實施方式，半導體存儲裝置具備將第1絕緣膜與第1導電膜在第1方向上交替地積層的第1積層體。在第1積層體內，包含沿第1方向延伸的第1柱狀體與第2柱狀體。第2導電膜設置在第1積層體的上方，且沿與第1方向及第2方向交叉的第3方向延伸。第3絕緣體設置在第2導電膜的第2方向上，且沿第3方向延伸。第3導電膜設置在第4絕緣體的第2方向上，且沿第3方向延伸。第3柱狀體設置在第1柱狀體上。第4柱狀體設置在第2柱狀體上。第3柱狀體的第3半導體部的大致第1方向的厚度比第2導電膜的大致第1方向的厚度厚。

[相關申請]

本申請享有以日本專利申請2021-32020號(申請日：2021年3月1日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

本實施方式涉及一種半導體存儲裝置及其制造方法。

背景技術

NAND(Not AND，與非)型閃速存儲器等半導體存儲裝置有時具有將多個存儲單元陣列三維配置而成的立體型存儲單元陣列。在這種立體型存儲單元陣列之上設置著選擇柵極，以選擇存儲器串。

選擇柵極有時與存儲單元的存儲器孔分開地，形成在存儲器孔上所設置的柱狀半導體區域。在該情況下，選擇柵極的柵極電極設置在柱狀半導體區域的周圍的一部分。因此，擔心選擇柵極的通道寬度相對較窄，而單元電流受限。另外，未設置柵極電極的半導體區域無法控制電壓，因此，擔心截止漏電流會流動。

發明內容

實施方式提供一種能適當地控制選擇柵極的半導體存儲裝置及其制造方法。

根據一實施方式，半導體存儲裝置具備將第1絕緣膜與第1導電膜在第1方向上交替地積層的第1積層體。第1柱狀體在第1積層體內沿第1方向延伸，且包含第1半導體部、及設置在多個第1導電膜與第1半導體部之間的第1絕緣體。第2柱狀體設置在第1柱狀體的與第1方向交叉的第2方向上，在第1積層體內沿第1方向延伸，且包含第2半導體部、及設置在多個第1導電膜與第2半導體部之間的第2絕緣體。第2導電膜設置在第1積層體的上方，且沿與第1方向及第2方向交叉的第3方向延伸。第3絕緣體設置在第2導電膜的第2方向上，且沿第3方向延伸。第3導電膜設置在第4絕緣體的第2方向上，且沿第3方向延伸。第3柱狀體設置在第1柱狀體上，且包含第3半導體部及第4絕緣體，所述第4絕緣體設置在第2導電膜與第3半導體部之間、以及第3絕緣體與第3半導體部之間。第4柱狀體設置在第2柱狀體上，且包含第4半導體部及第5絕緣體，所述第5絕緣體設置在第3導電膜與第4半導體部之間、以及第3絕緣體與第4半導體部之間。第3半導體部的大致第1方向的厚度比第2導電膜的大致第1方向的厚度厚。

附圖說明

圖1(a)是圖示第1實施方式的半導體存儲裝置的一例的示意立體圖。圖1(b)是表示第1積層體的示意俯視圖。

圖2(a)及圖2(b)是圖示三維結構的存儲單元的一例的示意剖視圖。

圖3(a)是圖示第1實施方式的半導體存儲裝置的一例的示意剖視圖。圖3(b)是圖示第1實施方式的半導體存儲裝置的一例的示意俯視圖。

圖4是與圖3(a)所圖示的配線層及柵極電極膜的部分有關的區域放大圖。

圖5(a)是表示第1實施方式的半導體存儲裝置的制造方法的剖視圖。圖5(b)是表示第1實施方式的半導體存儲裝置的制造方法的俯視圖。

圖6(a)是表示繼圖5(a)后的第1實施方式的半導體存儲裝置的制造方法的剖視圖。圖6(b)是表示繼圖5(b)后的第1實施方式的半導體存儲裝置的制造方法的俯視圖。

圖7(a)是表示繼圖6(a)后的第1實施方式的半導體存儲裝置的制造方法的剖視圖。圖7(b)是表示繼圖6(b)后的第1實施方式的半導體存儲裝置的制造方法的俯視圖。