[發(fā)明專利]一種用于高速模數(shù)轉(zhuǎn)換器的占空比可調(diào)電路

有效

• 申請(qǐng)?zhí)枺?/td>: 202111449330.5
• 申請(qǐng)日: 2021-12-01
• 公開(kāi)（公告）號(hào): CN113852362B
• 公開(kāi)（公告）日: 2022-02-08
• 發(fā)明（設(shè)計(jì)）人: 吳旭凡;董業(yè)民
• 申請(qǐng)（專利權(quán)）人: 廣東芯熾集成電路技術(shù)有限公司
• 主分類號(hào): H03K3/017
• 分類號(hào): H03K3/017;H03M1/12
• 代理公司: 無(wú)錫派爾特知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 32340
• 代理人: 葉昕;楊立秋

本發(fā)明公開(kāi)一種用于高速模數(shù)轉(zhuǎn)換器的占空比可調(diào)電路，屬于集成電路領(lǐng)域，包括時(shí)鐘延時(shí)部分和占空比調(diào)整部分；所述時(shí)鐘延時(shí)部分包括占空比檢測(cè)電路和延時(shí)電路，所述占空比檢測(cè)電路采集所述占空比可調(diào)電路的輸出時(shí)鐘信號(hào)并轉(zhuǎn)換為電壓源，所述延時(shí)電路對(duì)輸入時(shí)鐘進(jìn)行延時(shí)，延時(shí)的大小受到電壓源的影響，電壓源電壓越大，延時(shí)越小；電壓源電壓越小，延時(shí)越大；所述占空比調(diào)整部分包括多路選擇器和占空比調(diào)整電路，所述多路選擇器通過(guò)控制信號(hào)EN_DCC選擇是否啟用占空比調(diào)整功能，所述占空比調(diào)整電路產(chǎn)生輸出時(shí)鐘信號(hào)至占空比檢測(cè)電路，并且控制輸出時(shí)鐘信號(hào)的上升沿和下降沿，調(diào)整占空比穩(wěn)定在50%。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種用于高速模數(shù)轉(zhuǎn)換器的占空比可調(diào)電路。

背景技術(shù)

時(shí)鐘信號(hào)（Clock），是數(shù)字電路和模擬電路分析中，最為重要的參數(shù)之一。時(shí)鐘頻率的大小，決定了相匹配的電路處理數(shù)據(jù)的快慢，如今對(duì)處理器和芯片速度的追求越來(lái)越高，對(duì)于電路中，時(shí)鐘的品質(zhì)也要求越來(lái)越高。

時(shí)鐘頻率與時(shí)鐘周期密不可分，而占空比（Duty）則是時(shí)鐘另一個(gè)最為關(guān)鍵的參數(shù)。占空比指的是在一個(gè)完整時(shí)鐘周期T內(nèi)，高電平所占的時(shí)間t_H，與時(shí)鐘周期T的比值百分?jǐn)?shù)。一般的電路中，要求時(shí)鐘占空比為50%，理想時(shí)鐘波形如圖1所示。當(dāng)電路中出現(xiàn)時(shí)鐘品質(zhì)問(wèn)題時(shí)，如時(shí)鐘分布、上拉下拉晶體管之間的不匹配、PVT及其他因素變化時(shí)鐘的占空比會(huì)發(fā)生變化，高低電平的時(shí)間不再相等，會(huì)影響電路的性能甚至邏輯的正確性。圖2分別展示了高低電平失衡的情況。

高速ADC通常結(jié)構(gòu)類型有流水線（Pipeline）結(jié)構(gòu)，F(xiàn)lash結(jié)構(gòu)，折疊插值結(jié)構(gòu)，多通道時(shí)間交織結(jié)構(gòu)。流水線與多時(shí)鐘交織型都由時(shí)鐘控制其工作狀態(tài)，因此對(duì)時(shí)鐘要求非常嚴(yán)格。流水線型ADC，同時(shí)利用時(shí)鐘的上升沿與下降沿進(jìn)行輸入數(shù)據(jù)采樣，當(dāng)這一級(jí)工作在高電平時(shí)鐘相，相鄰級(jí)便工作在低電平時(shí)鐘相。多通道時(shí)間交織的ADC時(shí)鐘占空比小于或是大于50%時(shí)，會(huì)導(dǎo)致通道間的時(shí)鐘失配，ADC輸出結(jié)果的無(wú)雜散動(dòng)態(tài)范圍SFDR降低，因此為確保其性能達(dá)到最佳，要求時(shí)鐘信號(hào)穩(wěn)定在50%的占空比。

目前的占空比調(diào)整電路大多利用時(shí)鐘占空比信息，用電荷泵（charge-pump）對(duì)電容進(jìn)行充放電，形成電壓控制信號(hào)，再利用此信號(hào)配合開(kāi)關(guān)、邏輯門電路，來(lái)生成新的時(shí)鐘信號(hào)，結(jié)構(gòu)較為復(fù)雜，且易受干擾。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種用于高速模數(shù)轉(zhuǎn)換器的占空比可調(diào)電路，以解決在高速模數(shù)轉(zhuǎn)換器中，由于電路結(jié)構(gòu)導(dǎo)致的時(shí)鐘占空比品質(zhì)變差的問(wèn)題。

為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種用于高速模數(shù)轉(zhuǎn)換器的占空比可調(diào)電路，包括時(shí)鐘延時(shí)部分和占空比調(diào)整部分；

所述時(shí)鐘延時(shí)部分包括占空比檢測(cè)電路和延時(shí)電路，所述占空比檢測(cè)電路采集所述占空比可調(diào)電路的輸出時(shí)鐘信號(hào)并轉(zhuǎn)換為電壓源，所述延時(shí)電路對(duì)輸入時(shí)鐘進(jìn)行延時(shí)，延時(shí)的大小受到電壓源的影響，電壓源電壓越大，延時(shí)越小；電壓源電壓越小，延時(shí)越大；

所述占空比調(diào)整部分包括多路選擇器和占空比調(diào)整電路，所述多路選擇器通過(guò)控制信號(hào)EN_DCC選擇是否啟用占空比調(diào)整功能，所述占空比調(diào)整電路產(chǎn)生輸出時(shí)鐘信號(hào)至占空比檢測(cè)電路，并且控制輸出時(shí)鐘信號(hào)的上升沿和下降沿，調(diào)整占空比穩(wěn)定在50%。

可選的，所述延時(shí)電路包括兩個(gè)延時(shí)子模塊Delay11和Delay12、反相器INV1、PMOS管P3、NMOS管N3和差分轉(zhuǎn)單端；

輸入時(shí)鐘CLK_IN做差分處理，分成兩路差分信號(hào)：一路經(jīng)過(guò)反相器INV1和延時(shí)子模塊Delay11，形成CLKB信號(hào)輸入差分轉(zhuǎn)單端；另一路經(jīng)過(guò)由PMOS管P3、NMOS管N3構(gòu)成的開(kāi)關(guān)和延時(shí)子模塊Delay12，形成CLKA信號(hào)輸入差分轉(zhuǎn)單端；CLKA信號(hào)和CLKB信號(hào)經(jīng)過(guò)差分轉(zhuǎn)單端變換之后，形成信號(hào)CLK_D。