[發明專利]AMR傳感器開關芯片的時序控制電路架構及控制方法

在審

• 申請號: 202111424823.3
• 申請日: 2021-11-26
• 公開（公告）號: CN114070273A
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 肖登艷;陳忠志;彭卓;趙翔
• 申請（專利權）人: 成都芯進電子有限公司
• 主分類號: H03K5/156
• 分類號: H03K5/156;H03K17/22;H03K17/90
• 代理公司: 成都行之智信知識產權代理有限公司 51256
• 代理人: 王偉

本發明公開了一種AMR傳感器開關芯片的時序控制電路架構，快時鐘電路的F_CLK輸出端接第一組合邏輯運算模塊的CLK_1輸入端和第二組合邏輯運算模塊的CLK輸入端，快時鐘電路的EN輸入端接第一組合邏輯運算模塊的EN輸出端；慢時鐘電路的S_CLK輸出端接第一組合邏輯運算模塊的CLK_2輸入端；第一組合邏輯運算模塊的采用信號輸出端輸出采樣信號，EN輸出端輸出檢測使能信號；第二組合邏輯運算模塊的比較器使能信號輸出端輸出比較器使能信號，斬波輸出端輸出兩相斬波信號。本發明可降低磁阻開關芯片的工作電流，減小工作能耗，不易產生毛刺信號，采用斬波失調消除技術提高檢測精度。

技術領域

本發明涉及傳感器控制電路技術領域，具體而言，涉及一種AMR傳感器開關芯片的時序控制電路架構及控制方法。

背景技術

各向異形磁阻(AMR)效應是鐵磁材料中的電阻率隨磁化強度(外加磁場)和電流方向的改變而變化的現象?；谶@一效應制作的磁阻傳感器由于靈敏度高，便于集成化等優點被廣泛應用。普通的時序控制電路架構中，振蕩器輸出的信號進入分頻器進行處理，分頻器將處理后的信號輸入組合邏輯運算單元，最終輸出AMR開關芯片檢測使能時鐘信號和比較器判別輸出采樣時鐘信號，用以控制AMR開關芯片檢測磁場的有或無。但是，對于分頻次數多、計數周期長的應用而言，采用上述時序控制電路架構控制AMR開關芯片工作時，需要的組合邏輯運算電路規模大、運算量大、功耗大，且運算過程中易產生毛刺，AMR輸出信號直接給比較器，比較器失調受工藝影響大(無斬波信號無法使用自動校零比較器)，檢測精度低。

有鑒于此，特提出本申請。

發明內容

本發明所要解決的技術問題是：對于分頻次數多，計數周期長的應用而言，采用普通的時序控制電路架構控制AMR開關芯片檢測磁場時，需要的組合邏輯運算電路規模大、運算量大、功耗大，且運算過程中易產生毛刺。目的在于提供一種AMR傳感器開關芯片的時序控制電路架構及控制方法，通過數字控制電路，使芯片中功耗較大的磁阻橋、比較器等模擬電路周期性地處于工作-睡眠-工作狀態，并通過采樣的方式來確定磁場的有或無，可以有效地降低芯片的功耗；此外，引入兩相斬波信號來消除儀表放大器的失調電壓，從而提高磁阻開關芯片的檢測精度。

本發明通過下述技術方案實現：

一方面，本發明提出一種AMR傳感器開關芯片的時序控制電路架構，包括：快時鐘電路、慢時鐘電路、第一組合邏輯運算模塊和第二組合邏輯運算模塊；所述快時鐘電路的F_CLK輸出端接所述第一組合邏輯運算模塊的CLK_1輸入端和所述第二組合邏輯運算模塊的CLK輸入端，所述快時鐘電路的EN輸入端接所述第一組合邏輯運算模塊的EN輸出端；所述慢時鐘電路的S_CLK輸出端接所述第一組合邏輯運算模塊的CLK_2輸入端；所述第一組合邏輯運算模塊的Sampling輸出端輸出采樣信號，EN輸出端輸出檢測使能信號；所述第二組合邏輯運算模塊的EN_comp輸出端輸出比較器使能信號，斬波輸出端輸出兩相斬波信號。