[發明專利]一種FPGA壽命試驗方法

在審

• 申請號: 202111282569.8
• 申請日: 2021-11-01
• 公開（公告）號: CN113985256A
• 公開（公告）日: 2022-01-28
• 發明（設計）人: 張超;劉錚
• 申請（專利權）人: 北京中科勝芯科技有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 南京行高知識產權代理有限公司 32404
• 代理人: 李曉

本發明涉及一種FPGA壽命試驗方法，屬于FPGA芯片的壽命試驗技術領域。該方法執行如下步驟：1）設置壽命試驗電路的各項配置；2）設置試驗所需的外部激勵條件；3）利用內插環振電路對器件結溫進行測量以實現對輸入時鐘工作頻率進行反饋修改與迭代優化，并通過與所述FPGA連接的LED狀態指示燈對壽命試驗過程中器件的狀態進行監測，保證壽命試驗過程中結溫達到規定值。本壽命試驗方法通過內插環振電路的方法進行溫度測試。在建立振蕩頻率與溫度的線性關系后，只要通過環振的輸出頻率即可獲得其對應的溫度。

技術領域

本發明涉及一種FPGA壽命試驗方法，屬于FPGA芯片的壽命試驗技術領域。

背景技術

FPGA具有可編程、高集成度、高速和高可靠性等優點。通過配置器件內部的邏輯功能和輸入/輸出端口，將原來電路板級實現的設計放在芯片中進行，提高了電路性能，縮小了電路體積，降低了電路功耗，有效提高了設計的靈活性和效率。

通過壽命試驗，可以有效剔除由工藝缺陷造成的含內在固有缺陷的器件，保證器件的失效率水平滿足用戶需求。如不開展壽命試驗，含有缺陷的器件在使用條件下會出現初期致命失效或早期壽命失效。

壽命試驗使用應力在不破壞產品電氣性能的前提下從一批產品中剔除那些在原材料、設計、生產等方面因潛在不良因素而造成的有缺陷的會早期失效的產品；以此挑出合格的產品，使產品的可靠性得到保障。在可靠性試驗中，壽命試驗是其中的耗時最長、設計最為復雜的試驗。

發明內容

本發明要解決的技術問題是：提供一種FPGA壽命試驗方法，可用于FPGA芯片的篩選試驗、鑒定試驗和質量一致性試驗。

為了解決上述技術問題，本發明提出的技術方案是：一種FPGA壽命試驗方法，執行如下步驟：

1）設置壽命試驗電路的各項配置；

其中包括，壽命試驗電路配置模式選取、可編程邏輯資源的處理方式、嵌入式乘法器的處理方式、塊存儲器的處理方式、用戶IO的處理方式；

2）設置試驗所需的外部激勵條件；

其中包括，壽命試驗電壓、輸入端要求、輸出端要求、輸入信號要求、幅度、電阻R、輸入激勵信號、邏輯輸出信號；

3）利用內插環振電路對器件結溫進行測量以實現對輸入時鐘工作頻率進行反饋修改與迭代優化，并通過與所述FPGA連接的LED狀態指示燈對壽命試驗過程中器件的狀態進行監測，保證壽命試驗過程中結溫達到規定值。

上述方案的進一步改進是：所述壽命試驗電路配置模式選取為串行配置模式、被動串行配置模式、單片機或daisy-chain方式中的一種進行配置。

上述方案的進一步改進是：所述可編程邏輯資源配置為異或邏輯門結構。

上述方案的進一步改進是：所述嵌入式乘法器為有符號數、有輸入寄存、有輸出流水線寄存、36b×36b位的工作模式。

上述方案的進一步改進是：所述塊存儲器為真雙端口、讀寫時鐘模式、有輸入輸出寄存、36位寬的RAM工作模式。

上述方案的進一步改進是：所述用戶IO中作為輸出端的用戶IO均配置為LVTTL協議，設置為最大電流驅動。

上述方案的進一步改進是：壽命試驗電壓，VCCINT 為1.5V，VCCO為3.3V，VCCAUX為3.3V；輸入端要求，輸入端使用晶振提供的方波信號，占空比為40%~60％；輸出端要求，配置為LVTTL協議，3.3V輸出電平，選擇24mA最大驅動能力；輸入信號要求，方波，占空比為40%~60％；幅度，VIH應在2V到3.6V范圍內，VIL應在0V到0.8V范圍內，轉換時間t小于等于250ns；電阻R為1×(1±10%)kΩ范圍內。