[發(fā)明專利]一種FPGA壽命試驗(yàn)方法

在審

• 申請?zhí)枺?/td>: 202111282569.8
• 申請日: 2021-11-01
• 公開（公告）號: CN113985256A
• 公開（公告）日: 2022-01-28
• 發(fā)明（設(shè)計(jì)）人: 張超;劉錚
• 申請（專利權(quán)）人: 北京中科勝芯科技有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 南京行高知識產(chǎn)權(quán)代理有限公司 32404
• 代理人: 李曉

1.一種FPGA壽命試驗(yàn)方法，其特征在于，執(zhí)行如下步驟：

1）設(shè)置壽命試驗(yàn)電路的各項(xiàng)配置；

其中包括，壽命試驗(yàn)電路配置模式選取、可編程邏輯資源的處理方式、嵌入式乘法器的處理方式、塊存儲器的處理方式、用戶IO的處理方式；

2）設(shè)置試驗(yàn)所需的外部激勵(lì)條件；

其中包括，壽命試驗(yàn)電壓、輸入端要求、輸出端要求、輸入信號要求、幅度、電阻R、輸入激勵(lì)信號、邏輯輸出信號；

3）利用內(nèi)插環(huán)振電路對器件結(jié)溫進(jìn)行測量以實(shí)現(xiàn)對輸入時(shí)鐘工作頻率進(jìn)行反饋修改與迭代優(yōu)化，并通過與所述FPGA連接的LED狀態(tài)指示燈對壽命試驗(yàn)過程中器件的狀態(tài)進(jìn)行監(jiān)測，保證壽命試驗(yàn)過程中結(jié)溫達(dá)到規(guī)定值。

2.根據(jù)權(quán)利要求1所述的一種FPGA壽命試驗(yàn)方法，其特征在于：所述壽命試驗(yàn)電路配置模式選取為串行配置模式、被動串行配置模式、單片機(jī)或daisy-chain方式中的一種進(jìn)行配置。

3.根據(jù)權(quán)利要求1所述的一種FPGA壽命試驗(yàn)方法，其特征在于：所述可編程邏輯資源配置為異或邏輯門結(jié)構(gòu)。

4.根據(jù)權(quán)利要求1所述的一種FPGA壽命試驗(yàn)方法，其特征在于：所述嵌入式乘法器為有符號數(shù)、有輸入寄存、有輸出流水線寄存、36b×36b位的工作模式。

5.根據(jù)權(quán)利要求1所述的一種FPGA壽命試驗(yàn)方法，其特征在于：所述塊存儲器為真雙端口、讀寫時(shí)鐘模式、有輸入輸出寄存、36位寬的RAM工作模式。

6.根據(jù)權(quán)利要求1所述的一種FPGA壽命試驗(yàn)方法，其特征在于：所述用戶IO中作為輸出端的用戶IO均配置為LVTTL協(xié)議，設(shè)置為最大電流驅(qū)動。

7. 根據(jù)權(quán)利要求1所述的一種FPGA壽命試驗(yàn)方法，其特征在于：壽命試驗(yàn)電壓，VCCINT為1.5V，VCCO為3.3V，VCCAUX為3.3V；輸入端要求，輸入端使用晶振提供的方波信號，占空比為40%~60％；輸出端要求，配置為LVTTL協(xié)議，3.3V輸出電平，選擇24mA最大驅(qū)動能力；輸入信號要求，方波，占空比為40%~60％；幅度，VIH應(yīng)在2V到3.6V范圍內(nèi)，VIL應(yīng)在0V到0.8V范圍內(nèi)，轉(zhuǎn)換時(shí)間t小于等于250 ns；電阻R為1×(1±10%)kΩ范圍內(nèi)。