[發(fā)明專利]基于自對準的半導體器件及其制作方法

有效

• 申請?zhí)枺?/td>: 202111244067.6
• 申請日: 2021-10-26
• 公開（公告）號: CN113707722B
• 公開（公告）日: 2022-02-18
• 發(fā)明（設計）人: 孫博韜;徐妙玲;孫安信;黎磊;張晨;邱艷麗;馮云艷;王志超;李天運
• 申請（專利權(quán)）人: 北京世紀金光半導體有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/04
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 耿苑

本申請公開了一種基于自對準的半導體器件及其制作方法，所述半導體器件包括：半導體襯底，具有相對的第一表面和第二表面；設置于所述第一表面的外延層；設置于所述外延層內(nèi)的第一阱區(qū)和第二阱區(qū)；設置于所述外延層內(nèi)的JFET層，所述JFET層包括：第一JFET層和第二JFET層；設置于所述第一阱區(qū)朝向所述半導體襯底一側(cè)表面的第一電流擴展層；設置于所述第二阱區(qū)朝向所述半導體襯底一側(cè)表面的第二電流擴展層。本方案提出一種新型的電流擴展層摻雜及JFET摻雜與P阱的自對準實現(xiàn)方法，可以同時兼顧JFET電阻及溝道電阻的降低及反向擊穿電壓的保持及閾值穩(wěn)定性，實現(xiàn)電流擴展層的更高摻雜及JFET層的更均勻摻雜，從而進一步降低導通電阻。

技術(shù)領(lǐng)域

本發(fā)明涉及半導體制作技術(shù)領(lǐng)域，尤其是涉及一種基于自對準的半導體器件及其制作方法。

背景技術(shù)

長久以來，Si材料一直在半導體領(lǐng)域占據(jù)著主導地位，并應用于高溫、高頻電路當中。但隨著技術(shù)的進步和應用領(lǐng)域的擴展，Si基器件越來越難以勝任更苛刻的環(huán)境和更高性能的要求，于是人們把目光轉(zhuǎn)向?qū)捊麕О雽w。SiC材料被認為是很有潛力的第三代半導體材料，SiC材料具有比Si材料更高的擊穿場強、更高的載流子飽和速度和更高的熱導率，使SiC電力電子器件比Si的同類器件具有關(guān)斷電壓高、導通電阻小、開關(guān)頻率高、效率高和高溫性能好的特點。SiC材料在比較苛刻的條件下，比如高溫、高頻、尤其是在大功率和高輻射條件下仍有著非常優(yōu)越的性能，因此在未來的航空航天、通訊、電力、軍事等應用領(lǐng)域有著比其他半導體材料更為廣闊的應用前景。

隨著SiC材料技術(shù)的不斷發(fā)展，SiC功率器件發(fā)展迅速。SiC MOSFET器件具有開關(guān)速度快、導通電阻小等優(yōu)勢，且在較小的漂移層厚度（相對于Si材料）下可以實現(xiàn)較高的擊穿電壓水平，可以大大減小功率開關(guān)模塊的體積，并降低能耗，在功率開關(guān)、轉(zhuǎn)換器等應用領(lǐng)域中優(yōu)勢明顯。

目前，限制SiC MOSFET器件成本降低和參數(shù)進一步提升的一個重要因素是如何降低其導通電阻，而JFET（Junction FET，結(jié)型場效應晶體管）區(qū)及漂移區(qū)電阻是MOSFET特別是中壓MOSFET器件導通電阻的重要組成部分。為了優(yōu)化該兩方面，通常會增加一側(cè)JFET區(qū)摻雜及CLS（current spreading layer，電流擴展層）摻雜。但是現(xiàn)有技術(shù)中，JFET區(qū)摻雜和CLS摻雜均采用普遍注入的方式，存在與P阱較大的交疊，容易在P阱的拐角處出現(xiàn)提前擊穿及增大JFET區(qū)中心柵氧化層處的最大電場強度，降低可靠性。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明提供了一種基于自對準的半導體器件及其制作方法，可以同時兼顧JFET電阻及溝道電阻的降低及反向擊穿電壓的保持及閾值穩(wěn)定性，實現(xiàn)電流擴展層的更高摻雜及JFET層的更均勻摻雜，從而進一步降低導通電阻。

為實現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：

一種基于自對準的半導體器件，包括：

半導體襯底，所述半導體襯底具有相對的第一表面和第二表面；

設置于所述第一表面的外延層，所述外延層背離所述第一表面的一側(cè)表面具有第一區(qū)域、第二區(qū)域和第三區(qū)域，所述第三區(qū)域位于所述第一區(qū)域和所述第二區(qū)域之間；

設置于所述外延層內(nèi)的第一阱區(qū)和第二阱區(qū)，所述第一阱區(qū)位于所述第一區(qū)域的表面內(nèi)，所述第二阱區(qū)位于所述第二區(qū)域的表面內(nèi)；

設置于所述外延層內(nèi)的JFET層，所述JFET層包括：至少位于所述第三區(qū)域內(nèi)的第一JFET層；位于所述第一JFET層朝向所述半導體襯底一側(cè)的第二JFET層；

設置于所述第一阱區(qū)朝向所述半導體襯底一側(cè)表面的第一電流擴展層；

設置于所述第二阱區(qū)朝向所述半導體襯底一側(cè)表面的第二電流擴展層；

其中，所述第二電流擴展層與所述第一電流擴展層之間具有部分所述外延層。