[發明專利]半導體器件的制造方法

有效

• 申請號: 202111161013.3
• 申請日: 2021-09-30
• 公開（公告）號: CN113903660B
• 公開（公告）日: 2022-08-19
• 發明（設計）人: 薛廣杰;朱奎
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311;H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 田婷

本發明提供了一種半導體器件的制造方法，通過在SOI襯底的半導體層上的第一絕緣介質層上形成第一硬掩膜層，并先在第一硬掩膜層中形成暴露出第一絕緣介質層的第一開口，使得在刻蝕暴露出的第一絕緣介質層以形成第一通孔的同時，還刻蝕第一硬掩膜層以形成對準半導體層上的器件結構的第二開口，從而使得在刻蝕第二開口底面的第一絕緣介質層，以形成暴露出器件結構的第二通孔的同時，還刻蝕第一通孔底面的淺溝槽隔離結構和絕緣埋層，以形成暴露出下層襯底的第三通孔，進而使得與下層襯底電連接的襯底接觸對應的通孔以及與器件結構電連接的器件接觸對應的通孔同時形成，避免導致襯底接觸和器件接觸出現異常。

技術領域

本發明涉及半導體集成電路制造領域，特別涉及一種半導體器件的制造方法。

背景技術

絕緣體上半導體(SOI)結構包含下層襯底、絕緣埋層和上層半導體層，與常規的半導體襯底相比有諸多優點，例如：消除了閂鎖效應、減小了器件的短溝道效應以及改善了抗輻照能力等，使得其廣泛應用于射頻、高壓以及抗輻照等領域。

在傳統的射頻SOI工藝中，使得除了與器件(例如源漏極、柵極)電連接的通孔插塞外，為了控制電位或消除天線效應，還需要增加電連接到下層襯底的通孔插塞。現有技術中，與器件電連接的通孔插塞以及與下層襯底電連接的通孔插塞對應的通孔采用先后刻蝕的工藝形成。參閱圖1a～圖1c，絕緣體上半導體結構包含下層襯底11、絕緣埋層12和上層半導體層13，上層半導體層13中形成有淺溝槽隔離結構131圍成的有源區，有源區上形成有柵極結構132(包含柵極和側墻)，柵極結構132兩側的有源區中分別形成有源極區1331和漏極區1332，上層半導體層13表面還依次覆蓋有第一絕緣介質層141和第二絕緣介質層142，第一絕緣介質層141和第二絕緣介質層142將柵極結構132和淺溝槽隔離結構131掩埋在內。與源極區1331和漏極區1332連接的通孔插塞以及與下層襯底11連接的通孔插塞的形成步驟包括：

首先，如圖1a所示，刻蝕源極區1331和漏極區1332上方的第二絕緣介質層142，以形成暴露出第一絕緣介質層141的第一通孔151；

然后，如圖1b所示，填充有機掩膜層161于第一通孔151中，有機掩膜層161還覆蓋在第二絕緣介質層142上；并形成圖案化的光刻膠層162于有機掩膜層161上，圖案化的光刻膠層162具有暴露出淺溝槽隔離結構131上方的有機掩膜層161的部分表面的開口(未圖示)，以圖案化的光刻膠層162為掩膜，依次刻蝕有機掩膜層161、第二絕緣介質層142、第一絕緣介質層141、淺溝槽隔離結構131和絕緣埋層12，以形成暴露出下層襯底11的第二通孔152；接著，采用灰化工藝去除圖案化的光刻膠層162以及剩余的有機掩膜層161；

然后，如圖1c所示，刻蝕第一通孔151底面的第一絕緣介質層141，以暴露出源極區1331和漏極區1332，并填充金屬17于第一通孔151和第二通孔152中，以在第一通孔151中分別形成與源極區1331和漏極區1332電連接的通孔插塞以及在第二通孔152中形成與下層襯底11電連接的通孔插塞。

在上述步驟中，在去除第一通孔151中的有機掩膜層161時，由于第一通孔151的深度很深，無法將有機掩膜層161去除完全，導致存在如圖1c所示的第一通孔151中殘留有機掩膜層161的情況，進而導致通孔插塞高阻值或者斷開；并且，隨著射頻SOI器件的尺寸微縮換代，此種情況會愈發嚴重。

因此，如何避免通孔插塞出現異常是目前亟需解決的問題。

發明內容

本發明的目的在于提供一種半導體器件的制造方法，能夠避免導致襯底接觸和器件接觸的結構出現異常。

為實現上述目的，本發明提供了一種半導體器件的制造方法，包括：

提供SOI襯底，包括自下向上的下層襯底、絕緣埋層和半導體層，所述半導體層上形成有器件結構，所述半導體層中形成有底面與所述絕緣埋層接觸的淺溝槽隔離結構，所述半導體層上覆蓋有第一絕緣介質層；