[發(fā)明專利]一種利用DCC開銷傳輸以太網(wǎng)數(shù)據(jù)的裝置及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202111149075.2
• 申請(qǐng)日: 2021-09-29
• 公開（公告）號(hào): CN113840188B
• 公開（公告）日: 2023-05-12
• 發(fā)明（設(shè)計(jì)）人: 吳震霖;龔華達(dá);高杰;覃勇
• 申請(qǐng)（專利權(quán)）人: 中國電子科技集團(tuán)公司第三十四研究所
• 主分類號(hào): H04Q11/00
• 分類號(hào): H04Q11/00;H04J3/16
• 代理公司: 桂林市華杰專利商標(biāo)事務(wù)所有限責(zé)任公司 45112
• 代理人: 楊雪梅

本發(fā)明公開了一種利用DCC開銷傳輸以太網(wǎng)數(shù)據(jù)的裝置及方法，所述裝置包括CPU、以太網(wǎng)交換芯片、FPGA、SDH協(xié)議芯片和光模塊；所述CPU與以太網(wǎng)交換芯片之間通過以太網(wǎng)接口互連，以太網(wǎng)交換芯片與FPGA之間通過以太網(wǎng)接口互連，F(xiàn)PGA與SDH協(xié)議芯片之間通過DCC開銷接口互連，光模塊與SDH協(xié)議芯片互連。所述方法包括以太網(wǎng)接收引擎處理流程、HDLC發(fā)送引擎處理流程、HDLC接收引擎處理流程、以太網(wǎng)發(fā)送引擎處理流程和流量控制處理流程，通過上述流程完成以太網(wǎng)數(shù)據(jù)的傳輸。本發(fā)明利用FPGA內(nèi)部的塊RAM資源實(shí)現(xiàn)數(shù)據(jù)緩存和地址緩存，無需FPGA外接存儲(chǔ)器即可滿足系統(tǒng)設(shè)計(jì)要求，相對(duì)傳統(tǒng)方法，減少了硬件面積，減少了硬件開銷，降低了系統(tǒng)設(shè)計(jì)復(fù)雜度。

技術(shù)領(lǐng)域

本發(fā)明涉及SDH光網(wǎng)絡(luò)中DCC開銷和以太網(wǎng)數(shù)據(jù)傳輸領(lǐng)域，具體是一種利用DCC開銷傳輸以太網(wǎng)數(shù)據(jù)的裝置及方法。

背景技術(shù)

DCC（Data?Communication?Channel，數(shù)據(jù)通信信道）開銷是用于SDH光網(wǎng)絡(luò)節(jié)點(diǎn)之間傳輸網(wǎng)絡(luò)管理數(shù)據(jù)的物理通路。網(wǎng)絡(luò)管理數(shù)據(jù)通常為以太網(wǎng)數(shù)據(jù)，利用以太網(wǎng)接口進(jìn)行傳輸，以太網(wǎng)接口的速率通常為100Mbit/s或者1000Mbit/s。DCC開銷接口通常為串行數(shù)據(jù)接口，接口最大速率為768Kbit/s。以太網(wǎng)接口與DCC接口之間的傳輸速率相差懸殊，當(dāng)以太網(wǎng)接口接收到大量突發(fā)性數(shù)據(jù)時(shí)，DCC開銷接口由于帶寬限制，無法及時(shí)將數(shù)據(jù)發(fā)送出去，容易產(chǎn)生數(shù)據(jù)丟失的問題。因此，如何解決以太網(wǎng)接口與DCC接口之間存在的速率差懸殊的問題，是利用DCC開銷傳輸以太網(wǎng)數(shù)據(jù)的難點(diǎn)。傳統(tǒng)的方法是FPGA外接大容量存儲(chǔ)器，當(dāng)以太網(wǎng)接口接收到大量突發(fā)性數(shù)據(jù)時(shí)，將以太網(wǎng)數(shù)據(jù)都緩存到外接的大容量存儲(chǔ)器中，再通過DCC開銷接口發(fā)送出去。傳統(tǒng)方法存在的缺點(diǎn)是需要FPGA外接大容量存儲(chǔ)器，額外增加硬件面積和硬件開銷，增加系統(tǒng)設(shè)計(jì)復(fù)雜度。

發(fā)明內(nèi)容

本發(fā)明針對(duì)現(xiàn)有技術(shù)的不足，提供了一種利用DCC開銷傳輸以太網(wǎng)數(shù)據(jù)的裝置及方法，應(yīng)用于SDH光網(wǎng)絡(luò)中，利用DCC開銷傳輸以太網(wǎng)數(shù)據(jù)，為網(wǎng)絡(luò)管理數(shù)據(jù)提供傳輸通道。

本發(fā)明一種利用DCC開銷傳輸以太網(wǎng)數(shù)據(jù)的裝置，包括CPU、以太網(wǎng)交換芯片、FPGA、SDH協(xié)議芯片和光模塊；所述CPU與以太網(wǎng)交換芯片之間通過以太網(wǎng)接口互連，以太網(wǎng)交換芯片與FPGA之間通過以太網(wǎng)接口互連，?FPGA與SDH協(xié)議芯片之間通過DCC開銷接口互連，光模塊與SDH協(xié)議芯片互連。

所述CPU的以太網(wǎng)接口MAC層具有流量控制功能，用于發(fā)送和接收SDH光網(wǎng)絡(luò)的管理、維護(hù)數(shù)據(jù)。

所述以太網(wǎng)交換芯片各以太網(wǎng)端口具有流量控制功能，用于以太網(wǎng)數(shù)據(jù)包的交換，可實(shí)現(xiàn)多路DCC開銷傳輸以太網(wǎng)數(shù)據(jù)的功能。

所述SDH協(xié)議芯片具有DCC開銷接口，用于SDH信號(hào)成幀、解幀、開銷處理等功能。

所述光模塊用于光/電轉(zhuǎn)換，實(shí)現(xiàn)SDH信號(hào)光纖傳輸。

所述FPGA包括一組依次連接的以太網(wǎng)接收適配模塊、以太網(wǎng)接收引擎、以太網(wǎng)數(shù)據(jù)緩存模塊和HDLC發(fā)送引擎；以及以太網(wǎng)幀地址緩存模塊；

所述以太網(wǎng)幀地址緩存模塊的輸入端與以太網(wǎng)接收引擎連接，輸出端與HDLC發(fā)送引擎連接；

所述FPGA還包括一組依次連接的HDLC接收引擎、HDLC數(shù)據(jù)緩存模塊、以太網(wǎng)發(fā)送引擎和以太網(wǎng)發(fā)送適配模塊；以及HDLC幀地址緩存模塊；

所述HDLC幀地址緩存模塊的輸入端與HDLC接收引擎連接，輸出端與以太網(wǎng)發(fā)送引擎連接；

所述FPGA還包括以太網(wǎng)數(shù)據(jù)緩存剩余空間計(jì)算模塊和PAUSE幀生成模塊；

所述以太網(wǎng)數(shù)據(jù)緩存剩余空間計(jì)算模塊的輸入端分別與以太網(wǎng)接收引擎和HDLC發(fā)送引擎連接，輸出端與PAUSE幀生成模塊連接；