[發明專利]一種利用DCC開銷傳輸以太網數據的裝置及方法

有效

• 申請號: 202111149075.2
• 申請日: 2021-09-29
• 公開（公告）號: CN113840188B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 吳震霖;龔華達;高杰;覃勇
• 申請（專利權）人: 中國電子科技集團公司第三十四研究所
• 主分類號: H04Q11/00
• 分類號: H04Q11/00;H04J3/16
• 代理公司: 桂林市華杰專利商標事務所有限責任公司 45112
• 代理人: 楊雪梅

1.一種利用DCC開銷傳輸以太網數據的裝置，其特征在于：所述裝置包括CPU、以太網交換芯片、FPGA、SDH協議芯片和光模塊；

所述CPU與以太網交換芯片之間通過以太網接口互連，以太網交換芯片與FPGA之間通過以太網接口互連，?FPGA與SDH協議芯片之間通過DCC開銷接口互連，光模塊與SDH協議芯片互連；

所述CPU的以太網接口MAC層具有流量控制功能，用于發送和接收SDH光網絡的管理、維護數據；

所述以太網交換芯片各以太網端口具有流量控制功能，用于以太網數據包的交換，可實現多路DCC開銷傳輸以太網數據的功能；

所述SDH協議芯片具有DCC開銷接口，用于SDH信號成幀、解幀、開銷處理等功能；

所述光模塊用于光/電轉換，實現SDH信號光纖傳輸；

所述FPGA包括一組依次連接的以太網接收適配模塊、以太網接收引擎、以太網數據緩存模塊和HDLC發送引擎；以及以太網幀地址緩存模塊；

所述以太網幀地址緩存模塊的輸入端與以太網接收引擎連接，輸出端與HDLC發送引擎連接；

所述FPGA還包括一組依次連接的HDLC接收引擎、HDLC數據緩存模塊、以太網發送引擎和以太網發送適配模塊；以及HDLC幀地址緩存模塊；

所述HDLC幀地址緩存模塊的輸入端與HDLC接收引擎連接，輸出端與以太網發送引擎連接；

所述FPGA還包括以太網數據緩存剩余空間計算模塊和PAUSE幀生成模塊；

所述以太網數據緩存剩余空間計算模塊的輸入端分別與以太網接收引擎和HDLC發送引擎連接，輸出端與PAUSE幀生成模塊連接；

所述PAUSE幀生成模塊的輸入端與以太網數據緩存剩余空間計算模塊連接，輸出端與以太網發送引擎連接。

2.根據權利要求1所述的利用DCC開銷傳輸以太網數據的裝置，其特征在于：

所述以太網接收適配模塊將以太網接口輸入的信號轉換為以字節為單位的數據流；

所述以太網接收引擎實現以太網幀的起始和結束檢測，實現以太網幀的CRC32校驗，將校驗通過的以太網幀的前導碼和CRC32字節刪除得到凈荷數據，將凈荷數據寫入以太網數據緩存模塊，記錄凈荷數據存儲的首地址和尾地址，將地址信息寫入以太網幀地址緩存模塊；

所述以太網數據緩存模塊使用FPGA內部的塊RAM資源，為簡單雙端口RAM，以太網接收引擎從其中一個端口寫入數據，HDLC發送引擎從另一個端口讀取數據；

所述以太網幀地址緩存模塊使用FPGA內部的塊RAM資源，為通用FIFO，以太網接收引擎將凈荷數據的首地址和尾地址寫入FIFO，HDLC發送引擎從FIFO中讀取凈荷數據的首地址和尾地址；

所述HDLC發送引擎從以太網幀地址緩存模塊讀取待發送的凈荷數據的首地址和尾地址，然后再根據地址信息從以太網數據緩存模塊中讀取凈荷數據，對凈荷數據進行CRC16校驗，將校驗結果填充至凈荷數據末尾形成HDLC幀，對HDLC幀的數據進行5個連續bit1插入1個bit0的操作，對于空閑數據發送空閑碼“01111110”?，最后將數據進行并串轉換，發送至DCC開銷接口；

所述以太網數據緩存剩余空間計算模塊從以太網接收引擎獲取寫地址，從HDLC發送引擎獲取讀地址，并根據寫地址、讀地址和總存儲空間計算出數據緩存的剩余空間；

所述PAUSE幀生成模塊，用于生成PAUSE幀，根據以太網數據緩存剩余空間大小，動態調整PAUSE幀中攜帶的暫停時間信息；動態調整的策略是，當剩余空間減小時，暫停時間信息增大，增加以太網交換機發送以太網幀的時間間隔；當剩余空間增大時，暫停時間信息減小，減少以太網交換機發送以太網幀的時間間隔；PAUSE幀生成之后，向以太網發送引擎請求發送PAUSE幀，以太網發送引擎發送完當前以太網幀之后，優先發送PAUSE幀；

所述HDLC接收引擎接收DCC開銷接口的串行數據，通過檢測非空閑碼“01111110”識別HDLC幀的起始和結束，對HDLC幀數據進行5個連續bit1刪除1個bit0的操作，然后進行串并轉換，恢復出以字節為單位的HDLC幀，對HDLC幀的凈荷數據進行CRC16檢驗，將校驗通過的凈荷數據寫入HDLC數據緩存模塊，記錄凈荷數據存儲的首地址和尾地址，將地址信息寫入HDLC幀地址緩存模塊；

所述HDLC數據緩存模塊使用FPGA內部的塊RAM資源，為簡單雙端口RAM，HDLC接收引擎從其中一個端口寫入數據，以太網發送引擎從另一個端口讀取數據；

所述HDLC幀地址緩存模塊使用FPGA內部的塊RAM資源，為通用FIFO，HDLC接收引擎將HDLC凈荷數據的首地址和尾地址寫入FIFO，以太網發送引擎從FIFO中讀取凈荷數據的首地址和尾地址；

所述以太網發送引擎首先判斷PAUSE幀生成模塊是否存在PAUSE幀發送請求，如果存在PAUSE幀發送請求，則優先發送PAUSE幀，如果不存在PAUSE幀發送請求，則從HDLC幀地址緩存模塊讀取待發送的凈荷數據的首地址和尾地址，然后再根據地址信息從HDLC數據緩存模塊中讀取凈荷數據，對凈荷數據進行CRC32校驗，將前導碼插入到凈荷數據開頭，將校驗結果填充至凈荷數據末尾，形成以太網幀；

所述以太網發送適配模塊將以字節為單位的數據流轉換成以太網接口輸出的信號。