[發明專利]基于FPGA的上電復位電路及上電復位方法

在審

• 申請號: 202111077920.X
• 申請日: 2021-09-15
• 公開（公告）號: CN113556111A
• 公開（公告）日: 2021-10-26
• 發明（設計）人: 吳佳;李禮;吳葉楠
• 申請（專利權）人: 浙江威固信息技術有限責任公司
• 主分類號: H03K17/22
• 分類號: H03K17/22;G06F1/24
• 代理公司: 上海塔科專利代理事務所(普通合伙) 31380
• 代理人: 耿恩華

本申請涉及一種基于FPGA的上電復位電路及上電復位方法，包括依次連接的DA觸發電路和DR觸發電路，所述DA觸發電路包括DA觸發器組、n位累加器和第一進位固定電路，所述DA觸發電路包括DA觸發器組、n位累加器和第一進位固定電路。本發明所述上電復位方法通過所述輸入時鐘信號CLK持續提供信號至所述n位累加器持續加1直至發生進位，所述第一進位固定電路使所述n位累加器的進位信號保持，所述DR觸發器組取消復位，最后所述m位累加器持續加1直至發生進位，并產生進位信號，當產生復位信號時，所述復位輸出連接端RESET信號從0變為1，且固定為1，進而實現復位，也即實現了無需在FPGA芯片外部增加上電復位電路，且復位時間可調，成本低，靈活性高。

技術領域

本申請涉及FPGA復位電路技術領域，特別是涉及一種基于FPGA的上電復位電路及上電復位方法。

背景技術

FPGA是一種可以根據配置數據來實現任意組合邏輯和時序邏輯的數字集成電路。FPGA上電時，實現的時序邏輯，如觸發器、狀態機等存儲的邏輯值處于隨機的1或0，即輸出隨機的高電平或低電平狀態，需要通過復位使其處于可控的初始態，才能往下進行正確的運行，也即需要復位。

一般來說，FPGA輸入的復位信號來源于按鈕，如圖5所示，FPGA上電后，通過VDD提供穩定的電源電壓后，人工按下復位按鈕，此時會產生低電平的復位信號，對FPGA進行復位，然后人工釋放復位按鈕，復位信號恢復高電平，FPGA開始運行。但是，在FPGA用于無人值守的應用環境時，無法通過人工進行復位，往往需要FPGA上電后自動開始運行，因此，需要上電復位電路對FPGA進行復位。

此外，常規進行上電復位需要利用電容充電效應，如圖6所示，在FPGA的電源電壓穩定前，FPGA芯片外的電容C從低電平開始緩慢充電，產生穩定的低電平復位信號，當電源電壓穩定后電容的電壓升高超過RESET端口反相器的翻轉閾值，則RESET端口判斷復位信號恢復高電平，FPGA開始運行。

顯然，FPGA需要芯片外部提供上電復位電路來完成上電復位，成本高，靈活性差。

發明內容

基于此，有必要針對上述技術問題，提供一種無需在FPGA芯片外部增加上電復位電路的基于FPGA的上電復位電路及上電復位方法。

一種基于FPGA的上電復位電路，包括依次連接的DA觸發電路和DR觸發電路，所述DA觸發電路包括DA觸發器組、n位累加器和第一進位固定電路；其中，

所述DA觸發器組的時鐘輸入端與一輸入時鐘信號CLK連接，所述n位累加器的輸入端與所述DA觸發器組的輸出端連接，所述第一進位固定電路的第一輸入端與所述n位累加器的第一輸出端連接，所述第一進位固定電路的第二輸入端與所述n位累加器的第二輸出端連接，所述第一進位固定電路的輸出端與所述DA觸發器組的觸發輸入端連接；

所述DR觸發電路包括DR觸發器組、m位累加器和第二進位固定電路；其中，

所述DR觸發器組的第一輸入端與所述n位累加器的第三輸出端連接，所述DR觸發器組的時鐘輸入端與所述輸入時鐘信號CLK連接，所述m位累加器的輸入端與所述DR觸發器組的輸出端連接，所述第二進位固定電路的第一輸入端與所述m位累加器的第一輸出端連接，所述第二進位固定電路的第二輸入端與所述m位累加器的第三輸出端連接，所述第二進位固定電路的輸出端與所述DR觸發器組的第二輸入端連接，所述第二進位固定電路的第二輸入端和所述m位累加器的第三輸出端還均與復位輸出連接端RESTE連接。

優選地，所述DA觸發器組包括n個DA觸發器連接，n個所述DA觸發器的時鐘輸入端均與所述輸入時鐘信號CLK連接，n個所述DA觸發器的觸發輸入端均與所述第一進位固定電路的輸出端連接，n個所述DA觸發器的輸出端分別依次連接n位累加器的n位輸入端IN0至IN(n-1)。