[發明專利]基于FAST協議的萬兆通信數據的并行解析方法及裝置

在審

• 申請號: 202110974929.4
• 申請日: 2021-08-24
• 公開（公告）號: CN113691532A
• 公開（公告）日: 2021-11-23
• 發明（設計）人: 郭高攀
• 申請（專利權）人: 中科億海微電子科技（蘇州）有限公司
• 主分類號: H04L29/06
• 分類號: H04L29/06;H04L29/08
• 代理公司: 北京市中聞律師事務所 11388
• 代理人: 馮夢洪

基于FAST協議的萬兆通信數據的并行解析方法及裝置，能夠避免串行處理方式對數據延遲帶來巨大的延遲，實現硬件并行加速，讓客戶以更快的方式獲取交易所的第一手信息，搶占市場先機，為客戶創造利潤。用FPGA處理芯片搭建一個硬件并行處理系統，方法包括：(1)開始；(2)數據接收：以156.25M Hz的頻率接收到16個字節的數據；(3)并行數據解碼，并行流水作業方式以156.25M Hz的頻率輸出；(4)按FAST協議中位圖的位置進行數據分配；(5)結束。

技術領域

本發明涉及萬兆以太網通信數據處理的技術領域，尤其涉及一種基于FAST協議的萬兆通信數據的并行解析方法，以及一種基于FAST協議的萬兆通信數據的并行解析裝置。

背景技術

在金融市場中，越先到達交易所的訂單越有可能交易成功。在這個背景下高頻交易變得越來越流行。所以在電子金融數據傳輸途徑中，延遲因素非常重要。FAST(FinancialInformation Exchange Adapted fpr Streaming)金融協議是高頻交易的重要技術背景之一，它可以壓縮金融數據，減少數據傳輸所需要的帶寬和時間。

在高頻交易系統中，時間就是金錢。交易所必須在第一時間內向客戶傳遞市場的行情信息，此外對于客戶的買賣請求，交易所也必須在第一時間給出回應。萬兆以太網可以提高網絡數據帶寬，成為金融加速系統的一個環節。

目前使用的萬兆以太網傳輸系統中，數據解析系統從萬兆以太網是以156.25M的頻率來接收16個字節的數據。加速處理器接收到數據后，先將接收到的數據進行緩存起來，然后再依照FAST協議數據格式(參照FAST 1.1規范文件)，進行數據解碼，然后再按著FAST協議內位圖分配數據。流程圖如圖1。

圖1中，數據解碼子模塊是將網絡鏈路上接收到的數據按著FAST數據協議編碼格式進行串行解碼。按位圖數據分配子模塊是將已解碼的數據按著位圖協議進行分配至對應的數據位置。

數據解碼子模塊流程圖如圖2。

按位圖數據分配子模塊流程圖如圖3。假設位圖內共有N位位圖信息，位圖內有效數據個數位M個。

在本解碼方式下，處理器占用資源小，但是對于要求處理速度極快的金融行業，從收到數據至數據解碼完成輸出之間的延遲可達2至3微秒，如果處理器的運行速度較低的話，延遲時間可能會更長。

從萬兆網以太網傳輸過來的數據單周期是16個字節，如果按著串行的方式去解析每次傳輸過來的數據，需要進行兩次串行解析。

第一次串行解析需要固定的16個時鐘周期，如果交易所的每條消息有K個時鐘周期來完成傳輸，那么解析總延遲最少為K*16個時鐘周期。并且浪費巨大的存儲資源。

在解析完網絡傳輸下來后，需要按串行方式對數據按著FAST協議中位圖格式進行依次分配。如果該條消息內有Y個位圖，則分配完所有數據需要Y個時鐘周期。

所以在整個解析鏈中，解析一條完整的消息數據總共需要K*16+Y個時鐘周期。

發明內容

為克服現有技術的缺陷，本發明要解決的技術問題是提供了一種基于FAST協議的萬兆通信數據的并行解析方法，其能夠避免串行處理方式對數據延遲帶來巨大的延遲，實現硬件并行加速，讓客戶以更快的方式獲取交易所的第一手信息，搶占市場先機，為客戶創造利潤。

本發明的技術方案是：這種基于FAST協議的萬兆通信數據的并行解析方法，用FPGA處理芯片搭建一個硬件并行處理系統，其包括以下步驟：

(1)開始；

(2)數據接收：以156.25M Hz的頻率接收到16個字節的數據；

(3)并行數據解碼，并行流水作業方式以156.25M Hz的頻率輸出；