[發(fā)明專利]微處理器及其方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202110909383.4
• 申請(qǐng)日: 2021-08-09
• 公開（公告）號(hào): CN113590201A
• 公開（公告）日: 2021-11-02
• 發(fā)明（設(shè)計(jì)）人: 湯瑪斯·C·麥當(dāng)勞;約翰·唐肯
• 申請(qǐng)（專利權(quán)）人: 圣圖爾科技公司
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38;G06F9/30;G06F9/22
• 代理公司: 北京林達(dá)劉知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11277
• 代理人: 劉新宇

本申請(qǐng)?zhí)峁┝艘环N微處理器及其方法。在一個(gè)實(shí)施例中，一種微處理器，包括：指令高速緩存器，其被配置為接收包括第一字節(jié)部分和第二字節(jié)部分的取指；邊高速緩存標(biāo)簽陣列，其被配置為基于所述邊高速緩存標(biāo)簽陣列的命中來用信號(hào)通知除了所述第一字節(jié)部分之外的所述第二字節(jié)部分的進(jìn)一步處理；以及邊高速緩存數(shù)據(jù)陣列，其被配置為存儲(chǔ)所述第二字節(jié)部分的指令數(shù)據(jù)。

技術(shù)領(lǐng)域

本發(fā)明大體上涉及微處理器，尤其涉及微處理器中的取指帶寬。

背景技術(shù)

微處理器包括進(jìn)行指令的實(shí)際執(zhí)行的一個(gè)或多個(gè)執(zhí)行單元。超標(biāo)量處理器包括在每個(gè)時(shí)鐘周期向各個(gè)執(zhí)行單元發(fā)出多個(gè)指令以提高處理器的吞吐量或處理器的每個(gè)時(shí)鐘周期的平均指令的能力。微處理器流水線頂部的取指和解碼功能應(yīng)當(dāng)以足夠的速率向執(zhí)行單元提供指令流，以利用附加的執(zhí)行單元并實(shí)際提高吞吐量。

由于指令集的指令不是固定長(zhǎng)度的，相反，各個(gè)指令的長(zhǎng)度可能不同，因此x86架構(gòu)使得這個(gè)任務(wù)更加困難。因此，x86微處理器需要包括大量的邏輯來處理到來的指令字節(jié)流，以確定各指令開始和結(jié)束的位置。如今的微處理器通常每周期拾取十六(16)字節(jié)的數(shù)據(jù)，因?yàn)槭叭〈笥谑拈L(zhǎng)度在例如確定指令邊界和前綴信息的指令格式化中施加相當(dāng)大的時(shí)序限制，特別是隨著時(shí)鐘速度上升的情況下。此外，拾取超過16字節(jié)/周期的需求傳統(tǒng)上不是常見的要求。然而，許多類型的數(shù)字裝置中的多媒體的日益流行已經(jīng)導(dǎo)致伴隨的、看似每年的多媒體指令的增加，并且因此一些芯片制造商使用不同的方法來處理超過16字節(jié)的拾取(例如，32字節(jié)拾取)。遺憾的是，解決方案通常導(dǎo)致需要在遇到自修改代碼或某些別名情況時(shí)基于錯(cuò)誤的大規(guī)模恢復(fù)機(jī)制，或性能低于預(yù)期的大型且極其復(fù)雜的高速緩存。因此，需要在不犧牲性能的情況下處理超過16字節(jié)的拾取。

發(fā)明內(nèi)容

在一個(gè)實(shí)施例中，一種微處理器，包括：指令高速緩存器，其被配置為接收包括第一字節(jié)部分和第二字節(jié)部分的取指；邊高速緩存標(biāo)簽陣列，其被配置為基于所述邊高速緩存標(biāo)簽陣列的命中來用信號(hào)通知除了所述第一字節(jié)部分之外的所述第二字節(jié)部分的進(jìn)一步處理；以及邊高速緩存數(shù)據(jù)陣列，其被配置為存儲(chǔ)所述第二字節(jié)部分的指令數(shù)據(jù)。

通過檢查以下附圖和詳細(xì)描述，本發(fā)明的其它系統(tǒng)、方法、特征和優(yōu)點(diǎn)對(duì)于本領(lǐng)域技術(shù)人員將是或變得顯而易見。旨在將所有這樣的附加系統(tǒng)、方法、特征和優(yōu)點(diǎn)包括在本說明書內(nèi)、在本發(fā)明的范圍內(nèi)，并由所附權(quán)利要求書保護(hù)。

附圖說明

參考以下附圖可以更好地理解本發(fā)明的各個(gè)方面。附圖中的組件不一定按比例繪制，而是著重于清楚地示出本發(fā)明的原理。此外，在附圖中，在所有的各圖中相同的附圖標(biāo)記指代對(duì)應(yīng)的部分。

圖1A是示出在微處理器流水線中使用的示例邊高速緩存陣列系統(tǒng)的實(shí)施例的框圖。

圖1B是示出圖1A所示的微處理器流水線的示例前端的示意圖。

圖2是示出在邊高速緩存陣列系統(tǒng)中使用的示例擴(kuò)展邏輯的實(shí)施例的示意圖。

圖3是示出示例邊高速緩存陣列方法的實(shí)施例的流程圖。

具體實(shí)施方式