[發明專利]布線結構、其制造方法以及具有其的集成電路芯片

在審

• 申請號: 202110884964.7
• 申請日: 2021-08-03
• 公開（公告）號: CN114203672A
• 公開（公告）日: 2022-03-18
• 發明（設計）人: 李在珍;H.金;樸在花;林東燦
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L23/532;H01L21/768
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王新華

本公開提供布線結構、其制造方法以及具有其的集成電路芯片。一種布線結構包括：填充金屬；在填充金屬上的包括鈷(Co)的覆蓋金屬，該覆蓋金屬具有沿著填充金屬的側表面和沿著填充金屬的下表面的第一部分、以及沿著填充金屬的上表面的第二部分；在覆蓋金屬的第一部分的外表面上的阻擋金屬；以及在覆蓋金屬的第二部分的外表面上的封蓋金屬，該封蓋金屬包括鈷(Co)合金，其中填充金屬具有比覆蓋金屬和阻擋金屬高的傳導率。

技術領域

本公開的示范性實施方式涉及布線結構、該布線結構的制造方法以及具有該布線結構的集成電路芯片。

背景技術

隨著電子技術的進步，近年來，半導體器件的按比例縮小已經快速地進展。為此，需要半導體芯片的高集成和低功率。為了應對對半導體芯片的高集成和低功率的需求，半導體器件的特征尺寸正在穩定地減小。

發明內容

根據本公開的一方面，提供一種布線結構。該布線結構包括：填充金屬；覆蓋金屬(cover metal)，包括沿著填充金屬的側表面和下表面設置的第一部分以及沿著填充金屬的上表面設置的第二部分，該覆蓋金屬包括鈷(Co)；設置在第一部分外側的阻擋金屬(barrier metal)；以及設置在第二部分外側的封蓋金屬(capping metal)，該封蓋金屬包括鈷(Co)合金，其中填充金屬具有比覆蓋金屬和阻擋金屬高的傳導率。

根據本公開的一方面，提供一種集成電路芯片。該集成電路芯片包括：基板；形成在基板的一個表面上的前道工序(FEOL)結構，該FEOL結構包括多個晶體管；以及形成在FEOL結構上的后道工序(BEOL)結構，該BEOL結構包括多層布線結構、以及由多個子絕緣膜構成的用于使多層布線結構的一部分相互絕緣的層間絕緣膜，其中多層布線結構的一個布線結構設置在形成于層間絕緣膜的所述多個子絕緣膜中的一個子絕緣膜處的溝槽中，其中所述一個布線結構包括：形成在溝槽中的填充金屬，該填充金屬包括銅(Cu)；覆蓋金屬，包括沿著填充金屬的側表面和下表面設置的第一部分、以及沿著填充金屬的上表面設置的第二部分，該覆蓋金屬包括鈷(Co)；阻擋金屬，設置在第一部分外側同時直接設置在溝槽上；設置在第二部分外側的封蓋金屬，該封蓋金屬包括鈷(Co)合金；以及設置在封蓋金屬外側的頂部金屬，該頂部金屬包括錳(Mn)。

根據本公開的一方面，提供一種制造布線結構的方法。該方法包括：在絕緣膜的一個表面上沉積阻擋金屬材料，該絕緣膜包括在其所述一個表面處的溝槽；在阻擋金屬材料上沉積銅-錳(CuMn)合金；在銅-錳(CuMn)合金上鍍覆包括銅(Cu)的填充金屬材料；去除阻擋金屬材料、銅-錳(CuMn)合金和填充金屬材料的設置在溝槽之外的部分；在填充金屬材料的上表面上選擇性地沉積包括純鈷(Co)的覆蓋金屬材料；在覆蓋金屬材料的上表面上選擇性地沉積包括鈷(Co)合金的封蓋金屬材料；以及在300至600℃的溫度對所得結構進行退火。

附圖說明

通過參照附圖詳細描述示范性實施方式，特征將對于本領域技術人員變得明顯，附圖中：

圖1是根據本公開的一示范性實施方式的集成電路芯片的一部分的剖視圖。

圖2是根據本公開的一示范性實施方式的布線結構的剖視圖。

圖3是圖2中的區域B的放大剖視圖。

圖4至圖6分別是根據本公開的比較例的布線結構的剖視圖。

圖7是繪出本公開的示例和比較例的EM壽命的曲線圖。

圖8至圖13是根據本公開的一示范性實施方式的布線結構的制造方法中的階段的剖視圖。

圖14至圖16分別是根據本公開的示范性實施方式的布線結構的剖視圖。

圖17至圖19分別是根據本公開的示范性實施方式的布線結構的部分的剖視圖。

具體實施方式

圖1是根據本公開的一示范性實施方式的集成電路芯片的一部分的剖視圖。