[發明專利]內存裝置

在審

• 申請號: 202110789914.0
• 申請日: 2016-06-28
• 公開（公告）號: CN113689903A
• 公開（公告）日: 2021-11-23
• 發明（設計）人: 蕭志成
• 申請（專利權）人: 蕭志成
• 主分類號: G11C8/14
• 分類號: G11C8/14;G11C7/18;G11C5/02;G11C8/12
• 代理公司: 北京匯澤知識產權代理有限公司 11228
• 代理人: 關宇辰

本發明公開一種內存裝置，其包含多條沿一第一方向延伸的字符線，及至少一內存單元。至少一內存單元包含沿相異于第一方向的一第二方向排列的多個內存組件群組，每一內存組件群組包含多個內存組件；及至少一條位元線沿第二方向延伸；及至少一條列字符線沿第二方向延伸；及沿第一方向延伸的多條行字符線；及多個列開關，每一列開關具有耦接于至少一條列字符線的一控制端，耦接于多個內存組件群組其中之一的一第一端，及耦接于至少一條位元線的一第二端；及多個行開關，每一行開關具有耦接于一相對應行字符線的一控制端，每一行開關和一相對應列開關串連耦接于多個內存組件群組其中之一及至少一條位元線之間。本發明提供的內存裝置可以減少功率消耗。

技術領域

本發明相關于一種內存裝置，尤指一種具有低功耗的內存裝置。

背景技術

請參考圖1，圖1是現有內存裝置的示意圖。如圖1所示，內存裝置100包含多個內存組件MC，多條字符線WL0-WL255，以及多條位元線BL0-BL255。內存組件MC是以數組型式設置。舉例來說，多個內存組件MC可以設置成一個具有256行及256列的數組。多數條字符線WL0-WL255沿一第一方向A延伸。每一字符線WL0-WL255用以選擇一相對應行的內存組件MC進行讀取或寫入操作。多條位元線BL0-BL255是沿相異于第一方向A的一第二方向B設置，且每一位元線BL0-BL255用以傳輸一相對應列的內存組件MC的數據。

請參考圖2，圖2是現有內存裝置200具有第一種位元線配置的示意圖。如圖2所示，多個內存組件MC被分成一預定數目(例如8個)的內存區塊bk0-bk7，且每一內存區塊bk0-bk7包含32列的內存組件MC。再者，除了內存組件MC、字符線WL0-WL255，以及位元線(bit0_bk0至bit31_bk7)以外，內存裝置200另包含多個多任務器MUX0-MUX7。每一多任務器MUX0-MUX7耦接至一相對應內存區塊bk0-bk7的32列內存組件MC的位元線(bit0_bk0至bit31_bk7)。舉例來說，多任務器MUX0是耦接至內存區塊bk0的32列內存組件MC的位元線(bit0_bk0至bit31_bk0)，而多任務器MUX7是耦接至內存區塊bk7的32列內存組件MC的位元線(bit0_bk7至bit31_bk7)，以此類推。

請參考圖3，圖3是現有內存裝置300具有第二種位元線配置的示意圖。如圖3所示，除了內存組件MC、字符線WL0-WL255，以及位元線(bit0_bk0至bit31_bk7)以外，具有第二種位元線配置的內存裝置300另包含多個多任務器MUX0-MUX31。另外，每一內存區塊bk0-bk7對應的位元線(bit0_bk0至bit31_bk7)被依序分散。舉例來說，多任務器MUX0是耦接至內存區塊bk0-bk7的第1列內存組件MC的位元線(bit0_bk0至bit0_bk7)，而多任務器MUX31是耦接至內存區塊bk0-bk7的第32列內存組件MC的位元線(bit31_bk0至bit31_bk7)，以此類推。相較于圖2的第一種位元線配置，圖3的第二種位元線配置可以簡化布線。

在現有內存裝置100、200、300中，當其中之一條字符線WL0-WL255選擇一相對應行的內存組件MC時，全部位元線(BL0-BL255、bit0_bk0至bit31_bk7)皆會耦接至被選擇的相對應內存組件MC以進行讀取或寫入操作。然而，在讀取或寫入操作中，有些位元線不需要傳輸數據。閑置的位元線會于讀取或寫入操作中消耗電力，因此現有內存裝置100、200、300具有較高的功率消耗。

發明內容

本發明的目的在于提供一種具有低功耗的內存裝置，以解決現有技術的問題。