[發明專利]半導體結構的強度測試方法

在審

• 申請號: 202110778068.2
• 申請日: 2021-07-09
• 公開（公告）號: CN113707567A
• 公開（公告）日: 2021-11-26
• 發明（設計）人: 王超;徐齊
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 陳仙子;張穎玲

本公開實施例公開了一種半導體結構的強度測試方法，包括：提供待測半導體結構；截取所述待測半導體結構中的目標區域，獲得待測結構；確定所述待測結構中目標結構的所在位置；其中，所述目標結構位于所述目標區域內；在所述目標結構的所在位置對所述待測結構施加載荷，測量所述待測結構中所述目標結構所在位置的機械強度。

技術領域

本公開實施例涉及半導體技術領域，特別涉及一種半導體結構的強度測試方法。

背景技術

在半導體芯片的制造、封裝過程中，諸多場景都會引入較大的剪切或者正應力，比如在前端制程中的化學機械平坦化(CMP，Chemical-Mechanical Polishing)、后端制程中的的研磨、結構翹曲帶來的殘余應力，這就要求芯片整體和內部材料必須要具有足夠大的力學強度來抵抗結構失效。

隨著3D NAND存儲層數和縱向厚度的不斷增加，內部結構和應力分布變得越來越復雜，每道工序都可能引入更大的局部殘余應力和更多潛在的薄弱結構。這些薄弱結構會在芯片制造過程中產生局部的裂紋，進而引起宏觀結構失效，導致良率損失。因此，建立對半導體芯片的強度表征和失效機理分析方法為生產工藝的調整提供必要的數據支撐，具有重要意義。

發明內容

有鑒于此，本公開實施例提供一種半導體結構的強度測試方法，包括：

提供待測半導體結構；

截取所述待測半導體結構中的目標區域，獲得待測結構；

確定所述待測結構中目標結構的所在位置；其中，所述目標結構位于所述目標區域內；

在所述目標結構的所在位置對所述待測結構施加載荷，測量所述待測結構中所述目標結構所在位置的機械強度。

在一些實施例中，所述待測結構包括襯底和位于所述襯底上的結構層，所述結構層中具有所述目標結構，所述方法還包括：

在獲得所述待測結構后，將所述待測結構包括的所述襯底減薄至預設厚度。

在一些實施例中，所述預設厚度范圍為：50μm至250μm。

在一些實施例中，所述方法還包括：

在所述將所述待測結構的所述襯底減薄至預設厚度后，拋光所述待測結構的側面；其中，所述側面垂直于所述襯底。

在一些實施例中，所述截取所述待測半導體結構中的目標區域，包括：

通過切割所述半導體結構，獲取所述半導體結構中所述目標區域的部分。

在一些實施例中，所述目標結構包括3D NAND存儲器中以下結構的至少之一：

柵極疊層；

溝道孔；

臺階結構。

在一些實施例中，所述在所述目標結構的所在位置對所述待測結構施加載荷，測量所述待測結構中所述目標結構所在位置的機械強度，包括：

對所述待測結構施加逐漸增大的載荷，確定所述待測結構被破壞時所施加的載荷值。

在一些實施例中，所述方法包括：采用三點彎曲試驗測量所述待測結構的抗彎強度。

在一些實施例中，所述待測結構包括襯底和位于所述襯底上的結構層，所述結構層中具有所述目標結構；

所述對所述待測結構施加載荷，包括：從所述襯底相對遠離所述結構層的表面施加載荷。

在一些實施例中，所述對所述待測結構施加逐漸增大的載荷，確定所述待測結構被破壞時所施加的載荷值，包括：