[發明專利]存儲控制器DMA設計方法

有效

• 申請號: 202110762205.3
• 申請日: 2021-07-06
• 公開（公告）號: CN113342721B
• 公開（公告）日: 2022-09-23
• 發明（設計）人: 宮曉淵;刁永翔;徐娟
• 申請（專利權）人: 無錫眾星微系統技術有限公司
• 主分類號: G06F13/28
• 分類號: G06F13/28
• 代理公司: 北京動力號知識產權代理有限公司 11775
• 代理人: 董鋼;梁凡麗

1.一種存儲控制器DMA設計方法，其特征在于，包括：

在內存中構建DMA控制塊，所述DMA控制塊用于描述所述存儲控制器DMA的當前I/O數據傳輸信息；

在內存中構建DMA操作描述符鏈表，將所述DMA操作描述符鏈表的一個或多個表項與所述DMA控制塊相關聯，所述DMA操作描述符表項用于描述等待DMA傳輸的數據塊信息；

將所述DMA控制塊的物理基地址通知給DMA硬件邏輯，以使所述DMA硬件邏輯根據所述DMA控制塊和所述DMA操作描述符鏈表的描述信息來啟動所述存儲控制器DMA的數據傳輸任務；

其中，所述DMA控制塊包括I/O傳輸中斷上下文信息，用于記錄DMA傳輸發生中斷的DMA操作描述符表項的物理地址和當前表項未傳輸完成的數據長度；所述DMA操作描述符包括軟件和DMA硬件邏輯約定的特殊編碼值的魔術字，用于保證所述DMA操作描述符內容的完整性和有效性；所述DMA操作描述符還包括奇偶校驗位，用于表示當前表項所有比特位的奇偶校驗值。

2.根據權利要求1所述的存儲控制器DMA設計方法，其特征在于，所述DMA控制塊包括軟件可配置的預取配置，用于表示DMA硬件邏輯單次總線操作所讀取并緩存的所述DMA操作描述符表項的數量。

3.根據權利要求1所述的存儲控制器DMA設計方法，其特征在于，所述DMA控制塊包括描述符鏈表長度和I/O剩余數據量，分別用于表示當前I/O事務的DMA操作描述符鏈表中表項的數量和等待傳輸的數據量。

4.根據權利要求1所述的存儲控制器DMA設計方法，其特征在于，所述DMA操作描述符包括序列號，用于表示當前表項在DMA描述符鏈表中的位置編號；所述序列號從0依次遞增，且小于所述DMA控制塊中的描述符鏈表長度。

5.根據權利要求1所述的存儲控制器DMA設計方法，其特征在于，所述DMA硬件邏輯在執行時刻檢查所述DMA操作描述符的魔術字，如果當前表項中的魔術字與預先約定的魔術字不匹配，則通知主機當前I/O傳輸發生異常。

6.根據權利要求1所述的存儲控制器DMA設計方法，其特征在于，所述DMA硬件邏輯在執行時刻計算所述DMA操作描述符的奇偶校驗值，如果當前表項中的奇偶校驗位和計算所得結果不匹配，則通知主機當前I/O傳輸發生異常。

7.根據權利要求3所述的存儲控制器DMA設計方法，其特征在于，如果當前描述符是DMA描述符鏈表的最后一個描述符，則檢查DMA控制塊中的所述I/O剩余數據量是否為0；若不為0，則通知主機I/O數據傳輸發生異常。