[發明專利]晶體管及其制作方法

在審

• 申請號: 202110758272.8
• 申請日: 2021-07-05
• 公開（公告）號: CN113488391A
• 公開（公告）日: 2021-10-08
• 發明（設計）人: 李泓緯;馬禮修;楊世海;林佑明
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/34;H01L29/10;H01L29/786;H01L27/11507;H01L27/11509;H01L27/22;H01L27/24
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 王素琴

一種晶體管及其制作方法，所述方法包括：在第一介電層上形成晶種層，晶種層包含結晶的金屬氧化物半導體材料；在晶種層上沉積非晶硅層；對非晶硅層進行退火，以形成單晶硅(c?Si)層；將晶種層及c?Si層圖案化，以形成混合溝道層；在混合溝道層上形成柵極介電層；在柵極介電層上形成柵極電極；以及形成分別與混合溝道層的源極區及漏極區電接觸的源極電極及漏極電極。

技術領域

本發明的實施例是有關于一種晶體管及其制作方法。

背景技術

在半導體工業中，一直期望增加集成電路的面密度。為此，個別晶體管已變得越來越小。然而，可以使各別晶體管變小的速率正在趨緩。將周邊晶體管從前段工藝(front-end-of-line，FEOL)移到后段工藝(back-end-of line，BEOL)可能是有利的，這是由于可在FEOL中獲得寶貴的芯片面積的同時可在BEOL中添加功能。對于BEOL整合來說，由氧化物半導體制成的薄膜晶體管(thin film transistors，TFT)是引人注目的選擇，這是由于TFT可在低溫下加工，因此不會損壞之前制作的裝置。

各種存儲單元元件(例如，磁阻式隨機存取存儲器(magneto-resistive random-access memory，MRAM)、電阻式隨機存取存儲器(resistive random-access memory，RRAM或ReRAM)可利用晶體管來選擇存儲單元或為存儲單元供電。然而，由于互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)晶體管的大小可能會受到限制，因而用作選擇晶體管的CMOS晶體管可限制存儲單元元件的裝置密度。

發明內容

據本發明的一些實施例，一種晶體管制作方法，包括：在第一介電層上形成晶種層，所述晶種層包含結晶的金屬氧化物半導體材料；在所述晶種層上沉積非晶硅層；對所述非晶硅層進行退火，以形成單晶硅層；將所述晶種層及所述單晶硅層圖案化，以形成混合溝道層；在所述混合溝道層上形成柵極介電層；在所述柵極介電層上形成柵極電極；以及形成分別與所述混合溝道層的源極區及漏極區電接觸的源極電極及漏極電極。

根據本發明的一些實施例，一種晶體管制作方法包括：在第一介電層中形成柵極電極；在所述柵極電極及所述第一介電層上沉積柵極介電層；在所述柵極介電層上沉積非晶硅層；在所述非晶硅層上形成晶種層，所述晶種層包含結晶的金屬氧化物半導體材料；對所述非晶硅層進行退火，以形成單晶硅層；將所述晶種層及所述單晶硅層圖案化，以形成混合溝道層；以及在所述混合溝道層上形成源極電極及漏極電極。

根據本發明的一些實施例，一種晶體管包括混合溝道層、柵極電極、柵極介電層以及源極電極及漏極電極。混合溝道層包括單晶硅層以及晶種層，晶種層包含結晶的金屬氧化物半導體材料。柵極介電層設置在所述柵極電極與所述混合溝道層之間。源極電極及漏極電極與所述混合溝道層的源極區及漏極區電接觸。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為使論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1A是根據本揭露實施例在形成薄膜晶體管陣列之前的第一示例性結構的垂直剖視圖。

圖1B是根據本揭露實施例在形成鰭型背柵極場效應晶體管(fin back gatefield effect transistor)的陣列期間的第一示例性結構的垂直剖視圖。

圖1C是根據本揭露實施例在形成上層金屬內連結構(upper-level metalinterconnect structure)之后的第一示例性結構的垂直剖視圖。

圖2A到圖2J是示出根據本揭露各種實施例制造包括混合結晶氧化物(hybridcrystalline oxide)及單晶硅(single-crystal silicon，c-Si)半導體溝道層的頂部柵極晶體管的方法的垂直剖視圖。