[發明專利]一種基于變異的FPGA邏輯綜合工具模糊測試方法

有效

• 申請號: 202110687838.2
• 申請日: 2021-06-21
• 公開（公告）號: CN113434390B
• 公開（公告）日: 2022-11-08
• 發明（設計）人: 江賀;張漪;施重陽;劉輝
• 申請（專利權）人: 北京理工大學
• 主分類號: G06F11/36
• 分類號: G06F11/36
• 代理公司: 北京正陽理工知識產權代理事務所(普通合伙) 11639
• 代理人: 張利萍

本發明公開了一種基于變異的FPGA邏輯綜合工具模糊測試方法，屬于計算機軟件測試技術領本發明針對FPGA邏輯綜合器的特點，首先構建合適的邏輯綜合器的測試用例集；然后，在符合Verilog HDL語法規則的前提下，設定變異算子并對測試用例種子程序執行變異操作，得到更有效的測試用例；之后，執行待測FPGA邏輯綜合工具，對測試用例程序進行綜合，轉換與硬件資源相匹配的綜合網表netlist；最后，通過驗證網表netlist與綜合前Verilog設計的等價性結果來判斷FPGA工具是否存在缺陷。本方法通過設計變異算子執行變異產生更多有效的FPGA邏輯綜合工具測試的測試用例程序，增加了測試用例的多樣性，可以幫助FPGA設計開發者更好的找到檢測邏輯綜合工具中存在的故障，提高FPGA邏輯綜合器的質量。

技術領域

本發明涉及一種FPGA邏輯綜合工具的故障檢測方法，具體為一種基于變異的FPGA邏輯綜合工具模糊測試方法，屬于計算機軟件測試技術領域。

背景技術

FPGA(Field Programmable Gate Array)作為一種現場可編程專用集成電路，用戶可以使用Verilog HDL(Hardware Description Language，HDL)對其進行配置，得到所需的硬件數字電路。

目前，FPGA大量參與各行業產品的優化設計，成為眾多領域的關鍵核心器件。例如，在通信、航天、軍工等領域，FPGA是云數據計算中心不可或缺的硬件加速單元。

在FPGA的設計開發過程中，主要包括設計輸入、仿真驗證、綜合及布線布局和比特流的生成等關鍵步驟。其中，綜合步驟至關重要，它將Verilog或者VHDL(VHSIC HardwareDescription Language)編寫的硬件高級描述轉換為能與FPGA硬件資源相匹配的一個描述——網表。但是，如果FPGA邏輯綜合器在綜合過程中將代碼轉換成與初始Verilog或VHDL設計行為不同的網表，則再硬件中會有嚴重的缺陷，這些缺陷會影響整個產品的設計，帶來安全性隱患。

因此，在FPGA的設計開發工作中，為確保FPGA芯片沒有任何功能故障，通過測試邏輯綜合器產生正確的硬件是十分必要的。

針對FPGA邏輯綜合器，現有的手動測試方法需要極大的人力和物力投入，成本較高。如何高效地完成FPGA邏輯綜合器的設計開發是當前行業內最迫切的需求。因此，研究人員開始嘗試對邏輯綜合器的測試融入軟件測試技術，對其進行自動化的測試。

目前，通常采用通過隨機產生測試用例的方式對FPGA邏輯綜合工具進行測試，并通過自動驗證測試的輸入與結果的一致性來發現FPGA綜合工具的故障。這種方法雖然能夠檢測出FPGA綜合工具存在的故障，但是所檢測出的故障數量較少，存在大量重復的測試用例，且耗時過多，檢測效率不高等不足

發明內容

本發明的目的是為了克服現有技術存在的缺陷，為了有效解決邏輯綜合器在隨機自動化測試過程中存在的有效測試用例冗余、檢測效率不高等技術問題，創造性地提出一種基于變異的FPGA邏輯綜合工具模糊測試方法，

本發明的主要創新點在于：針對FPGA邏輯綜合器的特點，首先構建合適的邏輯綜合器的測試用例集；然后，在符合Verilog HDL語法規則的前提下，設定變異算子并對測試用例種子程序執行變異操作，得到更有效的測試用例；之后，執行待測FPGA邏輯綜合工具，對測試用例程序進行綜合，轉換與硬件資源相匹配的綜合網表netlist；最后，通過驗證網表netlist與綜合前Verilog設計的等價性結果來判斷FPGA工具是否存在缺陷。

本發明采用的技術方案如下：

一種基于變異的FPGA邏輯綜合工具模糊測試方法，包括以下步驟：

步驟1：構建FPGA邏輯綜合工具初始測試用例種子集Q。采用隨機生成器，得到初始測試用例程序種子集。