[發(fā)明專利]一種CPU與FPGA間的網(wǎng)絡層通信方法

有效

• 申請?zhí)枺?/td>: 202110671100.7
• 申請日: 2021-06-17
• 公開（公告）號: CN113395285B
• 公開（公告）日: 2023-04-25
• 發(fā)明（設計）人: 吳凡;張磊;汪健;趙忠惠;張瑾;余向陽;徐叔喜;劉源;王佚楠;曾鑫
• 申請（專利權(quán)）人: 中國兵器工業(yè)集團第二一四研究所蘇州研發(fā)中心
• 主分類號: H04L69/00
• 分類號: H04L69/00;H04L69/325
• 代理公司: 南京縱橫知識產(chǎn)權(quán)代理有限公司 32224
• 代理人: 張歡歡

本發(fā)明公開了一種CPU與FPGA間的網(wǎng)絡層通信方法，包括以下過程：主機CPU或設備FPGA按照SDIO/eMMC協(xié)議向通信對方傳輸數(shù)據(jù)，按照傳輸?shù)臄?shù)據(jù)量進行單幀和多幀傳輸；數(shù)據(jù)傳輸過程中的數(shù)據(jù)幀包括協(xié)議控制信息和數(shù)據(jù)兩個部分，協(xié)議控制信息包括幀類型，所述幀類型用于區(qū)分單幀和多幀中的不同幀。本發(fā)明在SDIO/eMMC協(xié)議的基礎上提出再封裝一層數(shù)據(jù)幀格式，以實現(xiàn)大數(shù)據(jù)的可靠傳輸。

技術領域

本發(fā)明屬于網(wǎng)絡層通訊技術領域，涉及基于SDIO/eMMC協(xié)議的FPGA和CPU間的網(wǎng)絡層通訊，具體涉及一種CPU與FPGA間的網(wǎng)絡層通信方法。

背景技術

FPGA（Field?Programmable?Gate?Array）是在PAL、GAL等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

中央處理器（central?processing?unit，簡稱CPU）作為計算機系統(tǒng)的運算和控制核心，是信息處理、程序運行的最終執(zhí)行單元。CPU自產(chǎn)生以來，在邏輯結(jié)構(gòu)、運行效率以及功能外延上取得了巨大發(fā)展。

如果將FPGA和CPU組合起來，在兩個芯片之間實現(xiàn)了高帶寬、低延遲的連接，這意味著處理器和邏輯部分各自都可以發(fā)揮最佳的用途。例如FPGA部分用來實現(xiàn)高速邏輯、算術和數(shù)據(jù)流子系統(tǒng)，而CPU支持軟件程序和操作系統(tǒng)。

但CPU對通信協(xié)議的支持也存在著限制。例如FPGA和CPU的通信接口有的速率太低如SPI，IIC等不能滿足應用需求，有的協(xié)議復雜如USB等FPGA端難于實現(xiàn)，有些單幀傳輸字節(jié)過少等。

專利CN108920193A描述了一種基于SDIO/eMMC協(xié)議的FPGA和CPU的通信方法，但僅針對專門的CPU，僅使用標準SDIO/eMMC協(xié)議。

因此，保證大數(shù)據(jù)的高速率、高可靠性成為了當前需要解決的問題。另外市場上一些基于SDIO/eMMC協(xié)議的FPGA和CPU間通信，CPU由于限制只能作為主機，通信結(jié)束只能由CPU判斷，當需要FPGA向CPU傳遞數(shù)據(jù)時，按照標準SDIO/eMMC協(xié)議命令無法解決CPU如何判斷FPGA的傳輸結(jié)束。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術中的不足，提供了一種CPU與FPGA間的網(wǎng)絡層通信方法，主機CPU或設備FPGA按照SDIO/eMMC協(xié)議向通信對方傳輸數(shù)據(jù)，數(shù)據(jù)傳輸過程中的數(shù)據(jù)幀包括協(xié)議控制信息和數(shù)據(jù)兩個部分，協(xié)議控制信息包括用于區(qū)分單幀和多幀中的不同幀的幀類型，實現(xiàn)大數(shù)據(jù)的可靠傳輸。

為解決上述技術問題，本發(fā)明提供了一種CPU與FPGA間的網(wǎng)絡層通信方法，包括以下過程：

主機CPU或設備FPGA按照SDIO/eMMC協(xié)議向通信對方傳輸數(shù)據(jù)；

其中，需傳輸?shù)臄?shù)據(jù)按照數(shù)據(jù)量分為單幀或多幀傳輸；數(shù)據(jù)傳輸過程中的數(shù)據(jù)幀包括協(xié)議控制信息和數(shù)據(jù)兩個部分，協(xié)議控制信息包括幀類型，所述幀類型用于區(qū)分單幀和多幀中的不同幀。

可選的，所述幀類型包括單幀、首幀、連續(xù)幀、末幀四種類型。

可選的，對于單幀類型：協(xié)議控制信息占用2個字節(jié)，其他是數(shù)據(jù)，其中協(xié)議控制信息第1字節(jié)前4位為0b0000，代表該幀為單幀，即主機CPU和設備FPGA之間的通信有效數(shù)據(jù)量小于510字節(jié)。第1字節(jié)后4位與第2字節(jié)的8位組合起來代表有效數(shù)據(jù)的字節(jié)數(shù)，超過有效數(shù)據(jù)字節(jié)數(shù)后續(xù)的字節(jié)是自動填充的無效字節(jié)。

可選的，對于首幀，協(xié)議控制信息占用3個字節(jié)，其他是數(shù)據(jù)，其中協(xié)議控制信息第1字節(jié)前4位為0b0001，代表該幀為首幀，即主機CPU和設備FPGA之間的通信有效數(shù)據(jù)量大于510字節(jié)且該幀為首幀，第1字節(jié)后4位與第2，3字節(jié)的16位組合起來代表有效數(shù)據(jù)的字節(jié)數(shù)。