[發(fā)明專利]一種雙態(tài)物理不可克隆函數(shù)電路

有效

• 申請?zhí)枺?/td>: 202110658063.6
• 申請日: 2021-06-15
• 公開（公告）號: CN113364599B
• 公開（公告）日: 2022-05-13
• 發(fā)明（設計）人: 張吉良;陳卓俊;李文商;關振宇
• 申請（專利權）人: 湖南大學
• 主分類號: H04L9/32
• 分類號: H04L9/32
• 代理公司: 北京中濟緯天專利代理有限公司 11429
• 代理人: 黃攀

1.一種雙態(tài)物理不可克隆函數(shù)電路，包括：信號驅動電路、若干個雙態(tài)物理不可克隆函數(shù)電路單元、時序控制電路、并行/串行轉換器電路；其中，所述的信號驅動電路第一輸入端用于接收外部串行激勵信號，所述的信號驅動電路第二輸入端用于接收外部串行配置信號，所述的信號驅動電路第三輸入端與所述的時序控制電路第一輸出端相連，所述的雙態(tài)物理不可克隆函數(shù)電路單元第一輸入端、第二輸入端分別與所述的信號驅動電路第一輸入端、第二輸入端相連，所述的雙態(tài)物理不可克隆函數(shù)電路單元第三輸入端用于接收外部預充電信號，所述的雙態(tài)物理不可克隆函數(shù)電路單元輸出端與其同一級的其他單元輸出端、所述的并行/串行轉換器電路第一輸入端相連，所述的時序控制電路第一輸入端用于接收時鐘信號，所述的時序控制電路第二輸入端用于接收控制信號，所述的并行/串行轉換器電路第二輸入端與所述的時序控制電路第二輸出端相連；所述信號驅動電路，用于將接收的串行激勵信號和串行配置信號分別轉換為并行信號激勵信號和并行配置信號，并將并行信號激勵信號和并行配置信號對應地輸入每個雙態(tài)物理不可克隆函數(shù)電路單元；所述雙態(tài)物理不可克隆函數(shù)電路單元，用于根據(jù)并行激勵信號和并行配置信號獲取響應；所述時序控制電路，用于確保本電路按設計的時序工作；所述并行/串行轉換器電路，用于實現(xiàn)多比特并行響應信號的串行輸出；

所述的雙態(tài)物理不可克隆函數(shù)電路單元包括：狀態(tài)配置電路、放大器鏈電路、響應讀出電路；所述狀態(tài)配置電路輸入端與上述的信號驅動電路第一輸出端相連，所述放大器鏈電路輸入端與狀態(tài)配置電路輸出端相連，所述的響應讀出電路第一輸入端用于接收外部預充電信號，所述的響應讀出電路第二輸入端與上述的信號驅動電路信號第二輸出端相連，所述的響應讀出電路第三輸入端與所述的放大器鏈電路輸出端相連；所述的狀態(tài)配置電路，用于根據(jù)配置信號控制電流路徑，從而切換所述雙態(tài)物理不可克隆函數(shù)電路的工作狀態(tài)，當配置信號滿足反相器型PUF條件時，雙態(tài)物理不可克隆函數(shù)電路單元處于反相器型PUF狀態(tài)，當配置信號滿足漏電型PUF條件時，雙態(tài)物理不可克隆函數(shù)電路單元處于漏電型PUF狀態(tài)，所述的狀態(tài)配置電路輸出帶工藝偏差的信號；所述的放大器鏈電路對狀態(tài)配置電路輸出信號進行放大；所述的響應讀出電路根據(jù)預充電信號初始化，并根據(jù)激勵信號輸出響應。

2.根據(jù)權利要求1所述的一種雙態(tài)物理不可克隆函數(shù)電路，其特征在于，所述的狀態(tài)配置電路包括：反相器I1，第一PMOS管，第二PMOS管，第三PMOS管，第一NMOS管，第二NMOS管，第三NMOS管，其中，所述反相器I1輸入端與配置信號輸入端相連，反相器輸出端與第二PMOS管柵極、第二NMOS管柵極相連；所述第一PMOS管源極與電源端子相連，漏極同時與第二PMOS管源極、第三PMOS管柵極相連，其柵極與第一NMOS管柵極、配置信號輸入端相連；所述第二PMOS管源極與第一PMOS管漏極相連，漏極與第三PMOS漏極、第一NMOS漏極、第三NMOS漏極、所述狀態(tài)配置電路輸出端相連，同時其柵極與第二NMOS管柵極、反相器I1輸出端相連；所述第三PMOS管源極與電源端子相連，漏極與第二PMOS漏極、第一NMOS漏極、第三PMOS漏極、所述狀態(tài)配置電路輸出端相連，同時其柵極與第一PMOS管漏極、第二PMOS管源極相連；所述第一NMOS管漏極與第二PMOS漏極、第三NMOS漏極、第三PMOS漏極相連，源極與第二NMOS管漏極、第三NMOS柵極相連，同時其柵極與第一PMOS管柵極、CON相連；所述第二NMOS管漏極與第一NMOS源極、第三NMOS柵極相連，源極與接地端子相連，其柵極與第二PMOS管柵極、反相器I1輸出端相連；所述第三NMOS管漏極與第二PMOS漏極、第三PMOS漏極、第一NMOS漏極、所述狀態(tài)配置電路輸出端相連，同時其柵極與第一NMOS管源極、第二NMOS管漏極相連，源極與接地端子相連。