[發明專利]制造半導體器件的方法

在審

• 申請號: 202110652211.3
• 申請日: 2021-06-11
• 公開（公告）號: CN113539963A
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 魏宇晨;巫豐印;謝子逸
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種制造半導體器件的方法，包括：

在襯底上方形成犧牲柵極結構，所述犧牲柵極結構包括犧牲柵電極；

在所述犧牲柵極結構上方形成第一介電層；

在所述第一介電層上方形成第二介電層；

平坦化所述第二介電層和所述第一介電層并且使所述第二介電層和所述第一介電層凹進，從而使得所述犧牲柵極結構的上部暴露，而所述犧牲柵極結構的下部嵌入在所述第一介電層中；

在所述暴露的犧牲柵極結構上方和所述第一介電層上方形成第三介電層；

在所述第三介電層上方形成第四介電層；

平坦化所述第四介電層和所述第三介電層，從而使得所述犧牲柵電極暴露，并且所述第三介電層的一部分保留在所述凹進的第一介電層上；以及

去除所述犧牲柵電極。

2.根據權利要求1所述的方法，其中，所述第一介電層包括基于氧化硅的材料，并且所述第二介電層包括與所述第一介電層不同的基于氮化硅的材料。

3.根據權利要求1所述的方法，其中，所述第三介電層包括基于氮化硅的材料，并且所述第四介電層包括與所述第三介電層不同的基于氧化硅的材料。

4.根據權利要求1所述的方法，其中，平坦化所述第二介電層和所述第一介電層并且使所述第二介電層和所述第一介電層凹進包括：

第一化學機械拋光(CMP)工藝，用于蝕刻所述第二介電層；

第二化學機械拋光工藝，用于蝕刻所述第一介電層，當所述犧牲柵電極暴露時結束；以及

第三蝕刻工藝，用于使所述第一介電層凹進。

5.根據權利要求1所述的方法，其中，平坦化所述第四介電層和所述第三介電層包括：

第一化學機械拋光(CMP)工藝，用于蝕刻所述第四介電層；

第二化學機械拋光工藝，用于蝕刻所述第三介電層，當所述犧牲柵電極暴露時結束；以及

第三化學機械拋光工藝，用于使所述第三介電層和所述犧牲柵電極凹進。

6.根據權利要求5所述的方法，其中：

所述第一化學機械拋光工藝包括第一終點檢測和在檢測所述第一終點之后的第一過拋光，

所述第二化學機械拋光工藝包括第二終點檢測和在檢測所述第二終點之后的第二過拋光，并且

所述第三化學機械拋光工藝是時間控制的，而不使用終點檢測。

7.根據權利要求6所述的方法，其中，實施所述第二過拋光5-15秒。

8.一種制造半導體器件的方法，包括：

在襯底上方形成犧牲柵極結構，其中，所述犧牲柵極結構的每個包括犧牲柵電極，并且所述犧牲柵極結構的每個的上部暴露，而所述犧牲柵極結構的每個的下部嵌入在第一介電層中；

在所述暴露的犧牲柵極結構上方和所述第一介電層上方形成第二介電層；

在所述第二介電層上方形成第三介電層；

平坦化所述第三介電層和所述第二介電層，從而使得所述犧牲柵電極暴露，并且所述第二介電層的一部分保留在所述凹進的第一介電層上；以及

從所述犧牲柵極結構的每個中去除所述犧牲柵電極，從而形成柵極間隔，

其中，粗糙圖案區域處的凹陷量為1nm至5nm，其中在所述粗糙圖案區域中，相鄰犧牲柵極結構之間的距離為50nm或更大。

9.根據權利要求8所述的方法，其中，所述第二介電層包括基于氮化硅的材料，并且所述第三介電層包括與所述第二介電層不同的基于氧化硅的材料。

10.一種制造半導體器件的方法，包括：

在襯底上方形成下面的結構，其中，所述下面的結構的每個的上部暴露，而所述下面的結構的每個的下部嵌入在第一介電層中；

在所述暴露的下面的結構上方和所述第一介電層上方形成第二介電層；

在所述第二介電層上方形成第三介電層；以及

平坦化所述第三介電層和所述第二介電層，從而使得所述下面的結構暴露，并且所述第二介電層的一部分保留在所述凹進的第一介電層上，

其中，平坦化所述第三介電層和所述第二介電層包括：

第一化學機械拋光(CMP)工藝，用于蝕刻所述第三介電層；

第二化學機械拋光工藝，用于蝕刻所述第二介電層，當所述下面的結構的一部分暴露時結束；以及

第三化學機械拋光工藝，用于使所述第二介電層和所述下面的結構凹進。