[發明專利]一種考慮進位鏈和位置約束的異質型布局合法化方法

有效

• 申請號: 202110599652.1
• 申請日: 2021-05-31
• 公開（公告）號: CN113343632B
• 公開（公告）日: 2023-03-24
• 發明（設計）人: 陳建利;黃志鵬
• 申請（專利權）人: 上海立芯軟件科技有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/394
• 代理公司: 福州元創專利商標代理有限公司 35100
• 代理人: 張燈燦;蔡學俊

本發明涉及一種考慮進位鏈和位置約束的異質型布局合法化方法，包括如下步驟：將一組相對塊聚類為一個虛擬宏；為虛擬宏找到一個理想的位置，定義一個二部圖的一對多匹配來表示一個宏和多個離散位置之間的對應關系；通過時鐘區域和位置約束來劃分進位鏈；將可能的區域劃分為半列時鐘區域，使得其滿足時鐘約束；構造鏈和站點之間的匹配，并將鏈分配給列，將原問題松弛為二元線性規劃問題；將列間鏈細化；每個鏈根據移動距離和總密度分布均勻分布到列上；擴展Abacus來開發連鎖合法化程序；將區域劃分為相等的窗口提高算法效率。該方法有利于優化數字電路的合法化結果。

技術領域

本發明屬于數字電路設計布局領域，具體涉及一種考慮進位鏈和位置約束的異質型布局合法化方法。

背景技術

ASIC(Application Specific Integrated Circuits，專用集成電路)，是指應特定用戶要求或特定電子系統的需要而設計、制造的集成電路。ASIC作為集成電路(IC)技術與特定用戶的整機或系統技術緊密結合的產物，與通用集成電路相比，在構成電子系統時具有以下幾個方面的優越性：1.縮小體積、減輕重量、降低功耗；2.提高可靠性，用ASIC芯片進行系統集成后，外部連線減少，因而可靠性明顯提高；3.易于獲得高性能，ASIC是針對專門應用而特別設計的；系統設計、電路設計、工藝設計之間緊密結合，這種一體化的設計有利于獲得前所未有的高性能系統；4.可增強保密性，電子產品中的ASIC芯片對用戶來說相當于一個“黑匣子”，難于仿造；5.在大批量應用時，可顯著降低系統成本。

目前用CPLD(復雜可編程邏輯器件)和FPGA(現場可編程邏輯陣列)來進行ASIC設計是最為流行的方式之一，它們的共性是都具有用戶現場可編程特性，都支持邊界掃描技術，但兩者在集成度、速度以及編程方式上具有各自的特點。

在ASIC設計中提出了一些先進的合法化策略。Abacus是ASIC設計中最流行的合法化算法之一。該方法首先根據塊的位置對塊進行排序，然后通過動態規劃使其合法化。將一個塊的位置從一行移到另一行，直到找到位移最小的位置。Chen等人將混合單元高度合法化問題描述為一個凸二次規劃問題，然后利用Karush-Kuhn-Tucker條件將其轉化為一個線性互補問題(LCP)。最后，采用基于模的矩陣分裂迭代法有效地求解了LCP問題。由于FPGA結構的異構性和附加的限制，擴展這些ASIC工作來有效地處理FPGA設計是不容易的。

ASIC設計過程包括：首先，需要對ASIC進行內部功能模塊的劃分，使每個功能模塊實現相應的功能。各個功能模塊連接到一起形成整個ASIC電路。第二，根據功能模塊的劃分，按照功能和接口要求，采用硬件描述語言(HDL)進行模塊的邏輯設計，形成寄存器傳輸級(RTL)代碼。第三，針對ASIC規格書的功能和時序要求，采用現場可編程邏輯門陣列(FPGA)原型或者軟件仿真的方式，編寫測試代碼或者測試激勵，進行邏輯驗證，并確保邏輯設計完全符合設計要求。第四，將RTL代碼通過邏輯綜合工具映射到相應的工藝庫上，進行布局布線等版圖設計，完成時序驗證和收斂，形成用于投片生產的版圖數據。

發明內容

本發明的目的在于提供一種考慮進位鏈和位置約束的異質型布局合法化方法，該方法有利于優化數字電路的合法化結果。

為實現上述目的，本發明采用的技術方案是：一種考慮進位鏈和位置約束的異質型布局合法化方法，包括如下步驟：

(1)將一組相對塊聚類為一個虛擬宏；

(2)為虛擬宏找到一個理想的位置，定義一個二部圖的一對多匹配來表示一個宏和多個離散位置之間的對應關系；

(3)通過時鐘區域和位置約束來劃分進位鏈；

(4)將可能的區域劃分為半列時鐘區域，使得其滿足時鐘約束；

(5)構造鏈和站點之間的匹配，并將鏈分配給列，將原問題松弛為二元線性規劃問題；