[發明專利]后柵工藝中偽柵平坦化方法

在審

• 申請號: 202110568363.5
• 申請日: 2021-05-25
• 公開（公告）號: CN113394087A
• 公開（公告）日: 2021-09-14
• 發明（設計）人: 王朝輝;何志斌
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L27/088
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種后柵工藝中偽柵平坦化方法，包括：步驟一、在半導體襯底表面形成偽柵材料層，進行光刻定義同時定義出偽柵的形成區域以及柵極內溝槽的形成區域；步驟二、對偽柵材料層進行刻蝕同時形成偽柵和柵極內溝槽；步驟三、在柵極內溝槽的側面形成研磨阻障層；步驟四、形成第零層層間膜；步驟五、進行化學機械研磨使第零層層間膜和偽柵表面相平以及將偽柵表面暴露，通過研磨阻障層并結合柵極內溝槽的布局實現對各偽柵的研磨負載的調節，化學機械研磨完成后各偽柵的高度均勻。本發明能使不同尺寸的偽柵的研磨負載均勻，偽柵內部的高度均勻性以及各不同尺寸的偽柵的高度均勻性都得到提高，能使器件的性能穩定并且能提高器件的可靠性。

技術領域

本發明涉及一種半導體集成電路制造方法，特別涉及一種后柵工藝中偽柵平坦化方法。

背景技術

隨著器件尺寸的不斷減小，對于32納米以下特別是28nm以下工藝節點的高壓(HV)COMS器件來說，以高介電常數(HK)柵介質-金屬柵(MG)即HKMG制程成為發展的方向。目前有先柵(Gate-first)和后柵(Gate-last)HKMG技術，對于Gate-first技術，由于金屬柵需要經歷多道高溫制程，會嚴重影響器件的性能和可靠性。相對于此，Gate-last技術可以有效的避免高溫制程，有效的保證器件的性能和可靠性，但是贗柵結構平坦性成為了金屬柵高度均勻性的關鍵步驟。

后柵工藝中，贗柵即偽柵平坦化工藝主要通過化學機械研磨(CMP)制程來實現，包括步驟：形成無定形硅即非晶硅(A-Si)贗柵，之后在通過其他制程形成氮化物側墻，再沉積一層層間介質層，之后通過CMP來形成統一的無定形硅柵高度，保證后續金屬柵的形成。

在CMOS集成電路制造中，HV CMOS器件通常和中壓CMOS器件以及低壓CMOS器件集成在一起，HV CMOS器件、中壓CMOS器件和低壓CMOS器件的形成區域分別為高壓區、中壓區和低壓區，HV CMOS器件、中壓CMOS器件和低壓CMOS器件的閾值電壓依次降低。其中，高壓區和中壓區中存在大尺寸的柵極，低壓區則存在小尺寸圖案，由于CMP對不同尺寸的圖案的負載存在差異，相對于密集的小尺寸圖案，大尺寸圖案會導致高壓/中壓區的大尺寸贗柵高度遠低于低壓區如邏輯/存儲器件區域的贗柵高度，從而導致后續金屬柵高度統一性和完整性較差，進而導致不同器件的性能產生差異并影響可靠性，所以需要對贗柵高度的穩定性進行改善。如圖1所示，是現有后柵工藝中偽柵平坦化方法的化學機械研磨完成后器件結構示意圖；圖1中，虛線AA左側為低壓區，虛線AA和虛線BB之間為中壓區，虛線BB右側為高壓區，可以看出，完成標記102對應的CMP之后，各區域的偽柵101的高度不相同，且是偽柵101的尺寸越大，CMP后的高度越低，從低壓區、中壓區到高壓區，偽柵101的高度會依次降低。

現有改進方法包括：

第一方面為改善CMP研磨液的選擇性，研磨墊的硬度及增大壓力來優化CMP對不同尺寸的圖案(Pattern)負載(loading)問題，但不可避免的會引發刮痕(Scratch)以及顆粒(Particle等缺陷(defect)。

另一方面通過增加偽多晶硅(Dummy poly)來改變周圍的環境來減少CMP產生的Pattern loading問題。

發明內容

本發明所要解決的技術問題是提供一種后柵工藝中偽柵平坦化方法，能使不同尺寸的偽柵的研磨負載均勻，使化學機械研磨后的大尺寸的偽柵各區域的高度均勻性以及各不同尺寸的偽柵的高度均勻性都得到提高，能使器件的性能穩定并且能提高器件的可靠性。

為解決上述技術問題，本發明提供的后柵工藝中偽柵平坦化方法包括如下步驟：

步驟一、在半導體襯底表面形成偽柵材料層，進行光刻定義同時定義出偽柵的形成區域以及柵極內溝槽的形成區域，偽柵的長度為沿溝道長度方向上的尺寸，所述偽柵的長度大小包括多個，所述柵極內溝槽設置在長度大于第一設定值的所述偽柵中，所述柵極內溝槽的布局結構為使長度大于第一設定值的各所述偽柵內部各區域的研磨負載均勻以及使各所述偽柵之間的研磨負載均勻。