[發明專利]一種FPGA原型驗證系統的布線方法在審

申請號：	202110526352.0	申請日：	2021-05-14
公開（公告）號：	CN113392615A	公開（公告）日：	2021-09-14
發明（設計）人：	張曉巖;郭龍坤;杭毅成;孫龍;彭輝鴻;戴國偉;周洋;李敏	申請（專利權）人：	南京師范大學
主分類號：	G06F30/394	分類號：	G06F30/394;G06F111/04
代理公司：	南京蘇高專利商標事務所(普通合伙) 32204	代理人：	柏尚春
地址：	210024 江***	國省代碼：	江蘇;32
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摘要：
搜索關鍵詞：	一種 fpga 原型驗證系統布線方法
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【說明書】：

本發明公開了一種FPGA原型驗證系統的布線方法，將FPGA原型系統的布線圖轉化為無向連通圖；以網的總長度短，邊重復使用次數少為目標，基于最小斯坦納樹的近似算法，對網進行布線；根據網的布線情況和約束條件，列出數學規劃，預分配時分復用比；精準分配時分復用比，進一步調優。本發明不僅能使得FPGA原型系統成功布線，而且最小化所有組中負作用最大的一組，使得系統延遲大大降低，提升了整個FPGA系統的性能。

技術領域

本發明屬于電子設計自動化領域，具體涉及一種FPGA原型驗證系統的布線方法。

背景技術

隨著超大規模集成電路(VLSI)的制程越發先進，如果在實際制造中發現一些漏洞，修正設計和重新制造的花費是巨大的，所以在VLSI設計流程的每個階段進行驗證是非常有必要的，并且驗證所需的花費和時間占據了芯片設計的半壁江山。

目前，有三種執行芯片邏輯驗證的方法，分別是軟件仿真、基于處理器的硬件模擬加速軟件仿真以及FPGA原型驗證系統。其中基于FPGA原型的驗證方法擁有高執行速度，低成本和豐富的測試經驗，因此有很高的應用價值。但是單個FPGA的容量是有限的，所以使用由多個FPGA組成的Multi-FPGA原型系統來驗證大型電路設計的邏輯。

驗證時把大型電路劃分成多個子電路，但在FPGA之間傳輸的信號使用的I/O數目超過了FPGA自身的I/O數目，所以Babb等人引入了I/O引腳的時分多路復用技術(TDM)，它將FPGA之間的一個通道按時間分成若干片段輪換地給多個信號使用。這個技術極大地增加了FPGA之間的可承受的信號傳輸數目，得以讓布線成功布通。

TDM技術雖然提高了FPGA之間的信號傳輸數目，但是也存在負作用，其中最主要的是信號延遲的增長。此類延遲占整個FPGA驗證系統的延遲比重較大，導致關鍵路徑上的延遲增長，進而導致整個FPGA原型系統的性能下降。

發明內容

發明目的：本發明提供一種FPGA原型驗證系統的布線方法，在給定所有信號的情況下，根據工業設計的需求將具有相似屬性和相同功耗的信號合并成一組來進行布線和資源分配，不僅能使得FPGA原型系統成功布線，而且最小化所有組中負作用最大的一組，使得系統延遲大大降低。

技術方案：本發明提供一種FPGA原型驗證系統的布線方法，具體包括以下步驟：

(1)將FPGA原型驗證系統的布線圖轉化為無向連通圖；

(2)以網的總長度短，邊重復使用次數少為目標，基于最小斯坦納樹的近似算法，對網進行布線；

(3)根據網的布線情況和約束條件，列出數學規劃，預分配時分復用比；

(4)精準分配時分復用比，進一步調優。

進一步地，所述步驟(1)實現過程如下：

將FPGA原型系統的布線圖轉化為無向連通圖G(V,E)，記第i個FPGA為點v_i(i＝1,2,3…)，第j條邊為e_j(j＝1,2,3…)；V＝{v₁,v₂,v₃…}是由所有的FPGA構成的點集，E＝{e₁,e₂,e₃…}是FGPA之間所有的連接構成的邊集，一對FGPA之間只能有一條邊，并且每條邊的容量為1；多個點構成網，所有網構成的集合記為N＝{n₁,n₂,n₃,…}；若一些網具有相似的屬性或相同的功耗，則構成一個組，所有組構成的集合記為G＝{g₁,g₂,g₃…}。