[發明專利]半導體器件的集成制造方法

在審

• 申請號: 202110508218.8
• 申請日: 2021-05-11
• 公開（公告）號: CN113394214A
• 公開（公告）日: 2021-09-14
• 發明（設計）人: 翁文寅
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種半導體器件的集成制造方法，形成m種厚度的第一類金屬功函數層的步驟包括：步驟一、從底部到頂部將厚度最厚的第一類金屬功函數層分成第一個、第二個直至第m個第一類金屬功函數子層；步驟二、進行m次循環工藝，每一次循環工藝中包括一次金屬功函數全面沉積工藝和一次金屬功函數選擇性刻蝕工藝；循環工藝設置為：各次金屬功函數全面沉積工藝依次形成第一至第m個第一類金屬功函數子層；各次金屬功函數選擇性刻蝕工藝的刻蝕區域依次縮小以保證每次金屬功函數選擇性刻蝕工藝都僅對一個單獨的第一類金屬功函數子層進行刻蝕。本發明能避免在較厚的第一類金屬功函數層的底部產生下切，從而能使金屬功函數邊界效應最優化。

技術領域

本發明涉及一種半導體集成電路制造方法，特別涉及一種半導體器件的集成制造方法。

背景技術

隨著半導體技術的發展，高工藝節點的半導體器件的柵極結構中通常采用金屬柵(MG)，而柵介質層則通常采用高介電常數層(HK)，HK和MG疊加形成HKMG結構。

隨著半導體器件的尺寸的進一步縮小，半導體器件會采用鰭式晶體管結構，所述鰭式晶體管包括鰭體，所述鰭體呈納米條或納米片結構，且所述鰭體由所述半導體襯底刻蝕而成。所述柵極結構覆蓋在部分長度的所述鰭體的頂部表面和側面。而源區和漏區則形成在柵極結構兩側的所述鰭體中。

HKMG的柵極結構通常采用柵極替換工藝實現。也即先采用淀積加光刻和刻蝕工藝在所述柵極結構的形成區域形成所述偽柵極結構。所述偽柵極結構通常由柵氧化層和多晶硅柵疊加而成，之后在所述偽柵極結構的側面形成側墻，采用源漏離子注入工藝在所述偽柵極結構兩側形成源區和漏區。完成HKMG之前的所有正面工藝之后，再去除所述偽柵極結構，所述偽柵極結構去除區域會形成凹槽，之后，在凹槽中形成HKMG。

通常，在HKMG中，需要采用金屬功函數層，N型半導體器件采用N型金屬功函數層如TiAl，N型金屬功函數層的功函數接近半導體襯底如硅襯底的導帶，有利于降低N型半導體器件的閾值電壓；P型半導體器件采用P型金屬功函數層如TiN，P型金屬功函數層的功函數接近半導體襯底如硅襯底的價帶，有利于降低P型半導體器件的閾值電壓即閾值電壓絕對值。

通常，在同一半導體襯底上需要同時集成N型半導體器件和P型半導體器件。這時，需要先形成所述P型金屬功函數層，之后再去除所述N型半導體器件形成區域中的所述P型金屬功函數層，之后在形成N型金屬功函數層，這時，在所述P型半導體器件形成區域中N型金屬功函數層會疊加在所述P型金屬功函數層的表面上，之后再形成所述金屬柵。

現有方法中，半導體器件的閾值電壓是通過調節P型金屬功函數層的厚度進行調節的。如圖1A至圖1D所示，是現有方法對N型半導體器件和P型半導體器件的閾值電壓進行調節對應的柵極結構的示意圖；在同一所述半導體襯底上同時集成有標準閾值電壓(SVT)和低閾值電壓(uLVT)的P型半導體器件以及標準閾值電壓和低閾值電壓的N型半導體器件，其中標準閾值電壓大于低閾值電壓。圖1A對應于uLVT的N型半導體器件即uLVN的柵極結構的金屬功函數層，圖1B對應于SVT的N型半導體器件即SVN的柵極結構的金屬功函數層，圖1C對應于SVT的P型半導體器件即SVP的柵極結構的金屬功函數層，圖1D對應于uLVT的P型半導體器件即uLVP的柵極結構的金屬功函數層。

圖1A中，柵極結構包括疊加的高介電常數層101和N型金屬功函數層103。

圖1B中，柵極結構包括疊加的高介電常數層101、P型金屬功函數子層1023和N型金屬功函數層103。

圖1C中，柵極結構包括疊加的高介電常數層101、P型金屬功函數子層1022、P型金屬功函數子層1023和N型金屬功函數層103。

圖1D中，柵極結構包括疊加的高介電常數層101、P型金屬功函數子層1021、P型金屬功函數子層1022、P型金屬功函數子層1023和N型金屬功函數層103。