[發明專利]3D存儲器件及其制造方法

有效

• 申請號: 202110493705.1
• 申請日: 2019-03-29
• 公開（公告）號: CN113224079B
• 公開（公告）日: 2023-07-21
• 發明（設計）人: 朱九方;朱紫晶;張坤;胡明;鮑琨;夏志良
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B43/35
• 分類號: H10B43/35;H01L21/768;H01L23/528;H01L23/532;H10B43/27
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 岳丹丹

本申請公開了一種3D存儲器件及其制造方法。該3D存儲器件包括：柵疊層結構，包括交替堆疊的多個柵極導體層與多個層間絕緣層；多個溝道柱，貫穿柵疊層結構；以及導電通道，貫穿柵疊層結構，其中，導電通道包括：芯部和導電柱，導電柱位于芯部上方；第一導電層，覆蓋芯部的側壁與底部，并圍繞導電柱的側壁；以及第二導電層，位于芯部與導電部之間并覆蓋導電柱的側壁，其中，第二導電層由單一導電材料形成，并與第一導電層接觸。該3D存儲器件通過將覆蓋導電柱的側壁的第二導電層設置為由單一導電材料形成的導電層，解決了臺階覆蓋性較差的問題。

技術領域

本發明涉及存儲器技術，更具體地，涉及3D存儲器件及其制造方法。

背景技術

存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

現有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術分別采用NAND和NOR結構。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結構的3D存儲器件獲得了廣泛的應用。

在NAND結構的3D存儲器件中，采用疊層結構提供選擇晶體管和存儲晶體管的柵極導體，采用貫穿疊層結構的通道孔實現存儲單元串的互連，通道孔的下部一般采用芯部形成，上部一般采用導電柱形成，然而，在形成芯部與導電柱之前需要分別進行金屬鈦(Ti)與氮化鈦(TiN)的沉積，從而形成Ti-TiN-Ti-TiN四層導電層，當四層導電層位于階梯處時，膜層厚度容易沉積不均，造成了臺階覆蓋性(step?coverage)較差的問題，從而影響了導電柱的形成，增加了通道孔的電阻。

發明內容

本發明的目的是提供一種改進的3D存儲器件及其制造方法，通過將覆蓋導電柱的側壁的第二導電層設置為由單一導電材料形成的導電層，解決了臺階覆蓋性較差的問題。

根據本發明的一方面，提供了一種3D存儲器件，包括：柵疊層結構，包括交替堆疊的多個柵極導體層與多個層間絕緣層；多個溝道柱，貫穿所述柵疊層結構；以及導電通道，貫穿所述柵疊層結構，其中，所述導電通道包括：芯部和導電柱，所述導電柱位于所述芯部上方；第一導電層，覆蓋所述芯部的側壁與底部，并圍繞所述導電柱的側壁；以及第二導電層，位于所述芯部與導電部之間并覆蓋所述導電柱的側壁，其中，所述第二導電層由單一導電材料形成，并與所述第一導電層接觸。

可選地，還包括：襯底，所述柵疊層結構位于所述襯底上；以及摻雜區，位于所述襯底內，其中，所述導電通道位于貫穿所述柵疊層結構的通道孔內，所述通道孔暴露所述摻雜區，所述第一導電層覆蓋所述摻雜區。

可選地，所述第一導電層包括由第一導電材料形成的第一材料層與由第二導電材料形成的第二材料層，所述第二材料層圍繞所述導電柱和所述芯部的側壁，覆蓋所述芯部的側壁與底部，并分別與所述第二導電層接觸，所述第一材料層包圍所述第二材料層，所述第一材料層與所述摻雜區反應生成導電的化合物，以在所述第一材料層與所述摻雜區之間形成接觸區。

可選地，所述第一導電材料為鈦，所述第二導電材料為氮化鈦。

可選地，所述單一導電材料與所述第二導電材料相同，所述第二導電層與所述第二材料層直接接觸。

可選地，所述第二導電層還位于所述芯部和所述導電柱之間。

可選地，所述芯部的材料包括多晶硅，所述導電柱的材料包括鎢。